[people/ms/u-boot.git] / arch / arm / include / asm / arch-vf610 / imx-regs.h

/*
 * Copyright 2013 Freescale Semiconductor, Inc.
 *
 * SPDX-License-Identifier:	GPL-2.0+
 */

#ifndef __ASM_ARCH_IMX_REGS_H__
#define __ASM_ARCH_IMX_REGS_H__

#define ARCH_MXC

#define IRAM_BASE_ADDR		0x3F000000	/* internal ram */
#define IRAM_SIZE		0x00080000	/* 512 KB */

#define AIPS0_BASE_ADDR		0x40000000
#define AIPS1_BASE_ADDR		0x40080000

/* AIPS 0 */
#define MSCM_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00001000)
#define MSCM_IR_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00001800)
#define CA5SCU_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00002000)
#define CA5_INTD_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00003000)
#define CA5_L2C_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00006000)
#define NIC0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00008000)
#define NIC1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00009000)
#define NIC2_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000A000)
#define NIC3_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000B000)
#define NIC4_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000C000)
#define NIC5_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000D000)
#define NIC6_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000E000)
#define NIC7_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000F000)
#define AHBTZASC_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00010000)
#define TZASC_SYS0_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00011000)
#define TZASC_SYS1_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00012000)
#define TZASC_GFX_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00013000)
#define TZASC_DDR0_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00014000)
#define TZASC_DDR1_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00015000)
#define CSU_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00017000)
#define DMA0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00018000)
#define DMA0_TCD_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00019000)
#define SEMA4_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0001D000)
#define FB_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0001E000)
#define DMA_MUX0_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00024000)
#define UART0_BASE		(AIPS0_BASE_ADDR + 0x00027000)
#define UART1_BASE		(AIPS0_BASE_ADDR + 0x00028000)
#define UART2_BASE		(AIPS0_BASE_ADDR + 0x00029000)
#define UART3_BASE		(AIPS0_BASE_ADDR + 0x0002A000)
#define SPI0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0002C000)
#define SPI1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0002D000)
#define SAI0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0002F000)
#define SAI1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00030000)
#define SAI2_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00031000)
#define SAI3_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00032000)
#define CRC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00033000)
#define PDB_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00036000)
#define PIT_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00037000)
#define FTM0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00038000)
#define FTM1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00039000)
#define ADC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0003B000)
#define TCON0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0003D000)
#define WDOG1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0003E000)
#define LPTMR_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00040000)
#define RLE_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00042000)
#define MLB_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00043000)
#define QSPI0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00044000)
#define IOMUXC_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00048000)
#define ANADIG_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00050000)
#define SCSCM_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00052000)
#define ASRC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00060000)
#define SPDIF_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00061000)
#define ESAI_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00062000)
#define ESAI_FIFO_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00063000)
#define WDOG_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00065000)
#define I2C0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00066000)
#define WKUP_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006A000)
#define CCM_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006B000)
#define GPC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006C000)
#define VREG_DIG_BASE_ADDR	(AIPS0_BASE_ADDR + 0x0006D000)
#define SRC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006E000)
#define CMU_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006F000)

/* AIPS 1 */
#define OCOTP_BASE_ADDR		(AIPS1_BASE_ADDR + 0x00025000)
#define DDR_BASE_ADDR		(AIPS1_BASE_ADDR + 0x0002E000)
#define ESDHC0_BASE_ADDR	(AIPS1_BASE_ADDR + 0x00031000)
#define ESDHC1_BASE_ADDR	(AIPS1_BASE_ADDR + 0x00032000)
#define ENET_BASE_ADDR		(AIPS1_BASE_ADDR + 0x00050000)

/* MUX mode and PAD ctrl are in one register */
#define CONFIG_IOMUX_SHARE_CONF_REG

#define FEC_QUIRK_ENET_MAC

/* MSCM interrupt rounter */
#define MSCM_IRSPRC_CP0_EN				1
#define MSCM_IRSPRC_NUM					112

/* DDRMC */
#define DDRMC_PHY_DQ_TIMING				0x00002613
#define DDRMC_PHY_DQS_TIMING				0x00002615
#define DDRMC_PHY_CTRL					0x01210080
#define DDRMC_PHY_MASTER_CTRL				0x0001012a
#define DDRMC_PHY_SLAVE_CTRL				0x00012020

#define DDRMC_PHY50_DDR3_MODE				(1 << 12)
#define DDRMC_PHY50_EN_SW_HALF_CYCLE			(1 << 8)

#define DDRMC_CR00_DRAM_CLASS_DDR3			(0x6 << 8)
#define DDRMC_CR00_DRAM_CLASS_LPDDR2			(0x5 << 8)
#define DDRMC_CR00_START				1
#define DDRMC_CR02_DRAM_TINIT(v)			((v) & 0xffffff)
#define DDRMC_CR10_TRST_PWRON(v)			(v)
#define DDRMC_CR11_CKE_INACTIVE(v)			(v)
#define DDRMC_CR12_WRLAT(v)				(((v) & 0x1f) << 8)
#define DDRMC_CR12_CASLAT_LIN(v)			((v) & 0x3f)
#define DDRMC_CR13_TRC(v)				(((v) & 0xff) << 24)
#define DDRMC_CR13_TRRD(v)				(((v) & 0xff) << 16)
#define DDRMC_CR13_TCCD(v)				(((v) & 0x1f) << 8)
#define DDRMC_CR13_TBST_INT_INTERVAL(v)			((v) & 0x7)
#define DDRMC_CR14_TFAW(v)				(((v) & 0x3f) << 24)
#define DDRMC_CR14_TRP(v)				(((v) & 0x1f) << 16)
#define DDRMC_CR14_TWTR(v)				(((v) & 0xf) << 8)
#define DDRMC_CR14_TRAS_MIN(v)				((v) & 0xff)
#define DDRMC_CR16_TMRD(v)				(((v) & 0x1f) << 24)
#define DDRMC_CR16_TRTP(v)				(((v) & 0xf) << 16)
#define DDRMC_CR17_TRAS_MAX(v)				(((v) & 0x1ffff) << 8)
#define DDRMC_CR17_TMOD(v)				((v) & 0xff)
#define DDRMC_CR18_TCKESR(v)				(((v) & 0x1f) << 8)
#define DDRMC_CR18_TCKE(v)				((v) & 0x7)
#define DDRMC_CR20_AP_EN				(1 << 24)
#define DDRMC_CR21_TRCD_INT(v)				(((v) & 0xff) << 16)
#define DDRMC_CR21_TRAS_LOCKOUT				(1 << 8)
#define DDRMC_CR21_CCMAP_EN				1
#define DDRMC_CR22_TDAL(v)				(((v) & 0x3f) << 16)
#define DDRMC_CR23_BSTLEN(v)				(((v) & 0x7) << 24)
#define DDRMC_CR23_TDLL(v)				((v) & 0xff)
#define DDRMC_CR24_TRP_AB(v)				((v) & 0x1f)
#define DDRMC_CR25_TREF_EN				(1 << 16)
#define DDRMC_CR26_TREF(v)				(((v) & 0xffff) << 16)
#define DDRMC_CR26_TRFC(v)				((v) & 0x3ff)
#define DDRMC_CR28_TREF_INT(v)				((v) & 0xffff)
#define DDRMC_CR29_TPDEX(v)				((v) & 0xffff)
#define DDRMC_CR30_TXPDLL(v)				((v) & 0xffff)
#define DDRMC_CR31_TXSNR(v)				(((v) & 0xffff) << 16)
#define DDRMC_CR31_TXSR(v)				((v) & 0xffff)
#define DDRMC_CR33_EN_QK_SREF				(1 << 16)
#define DDRMC_CR34_CKSRX(v)				(((v) & 0xf) << 16)
#define DDRMC_CR34_CKSRE(v)				(((v) & 0xf) << 8)
#define DDRMC_CR38_FREQ_CHG_EN				(1 << 8)
#define DDRMC_CR39_PHY_INI_COM(v)			(((v) & 0xffff) << 16)
#define DDRMC_CR39_PHY_INI_STA(v)			(((v) & 0xff) << 8)
#define DDRMC_CR39_FRQ_CH_DLLOFF(v)			((v) & 0x3)
#define DDRMC_CR41_PHY_INI_STRT_INI_DIS			1
#define DDRMC_CR48_MR1_DA_0(v)				(((v) & 0xffff) << 16)
#define DDRMC_CR48_MR0_DA_0(v)				((v) & 0xffff)
#define DDRMC_CR66_ZQCL(v)				(((v) & 0xfff) << 16)
#define DDRMC_CR66_ZQINIT(v)				((v) & 0xfff)
#define DDRMC_CR67_ZQCS(v)				((v) & 0xfff)
#define DDRMC_CR69_ZQ_ON_SREF_EX(v)			(((v) & 0xf) << 8)
#define DDRMC_CR70_REF_PER_ZQ(v)			(v)
#define DDRMC_CR72_ZQCS_ROTATE				(1 << 24)
#define DDRMC_CR73_APREBIT(v)				(((v) & 0xf) << 24)
#define DDRMC_CR73_COL_DIFF(v)				(((v) & 0x7) << 16)
#define DDRMC_CR73_ROW_DIFF(v)				(((v) & 0x3) << 8)
#define DDRMC_CR74_BANKSPLT_EN				(1 << 24)
#define DDRMC_CR74_ADDR_CMP_EN				(1 << 16)
#define DDRMC_CR74_CMD_AGE_CNT(v)			(((v) & 0xff) << 8)
#define DDRMC_CR74_AGE_CNT(v)				((v) & 0xff)
#define DDRMC_CR75_RW_PG_EN				(1 << 24)
#define DDRMC_CR75_RW_EN				(1 << 16)
#define DDRMC_CR75_PRI_EN				(1 << 8)
#define DDRMC_CR75_PLEN					1
#define DDRMC_CR76_NQENT_ACTDIS(v)			(((v) & 0x7) << 24)
#define DDRMC_CR76_D_RW_G_BKCN(v)			(((v) & 0x3) << 16)
#define DDRMC_CR76_W2R_SPLT_EN				(1 << 8)
#define DDRMC_CR76_CS_EN				1
#define DDRMC_CR77_CS_MAP				(1 << 24)
#define DDRMC_CR77_DI_RD_INTLEAVE			(1 << 8)
#define DDRMC_CR77_SWAP_EN				1
#define DDRMC_CR78_BUR_ON_FLY_BIT(v)			((v) & 0xf)
#define DDRMC_CR79_CTLUPD_AREF				(1 << 24)
#define DDRMC_CR82_INT_MASK				0x1fffffff
#define DDRMC_CR87_ODT_WR_MAPCS0			(1 << 24)
#define DDRMC_CR87_ODT_RD_MAPCS0			(1 << 16)
#define DDRMC_CR88_TODTL_CMD(v)				(((v) & 0x1f) << 16)
#define DDRMC_CR89_AODT_RWSMCS(v)			((v) & 0xf)
#define DDRMC_CR91_R2W_SMCSDL(v)			(((v) & 0x7) << 16)
#define DDRMC_CR96_WLMRD(v)				(((v) & 0x3f) << 8)
#define DDRMC_CR96_WLDQSEN(v)				((v) & 0x3f)
#define DDRMC_CR105_RDLVL_DL_0(v)			(((v) & 0xff) << 8)
#define DDRMC_CR110_RDLVL_DL_1(v)			((v) & 0xff)
#define DDRMC_CR114_RDLVL_GTDL_2(v)			(((v) & 0xffff) << 8)
#define DDRMC_CR117_AXI0_W_PRI(v)			(((v) & 0x3) << 8)
#define DDRMC_CR117_AXI0_R_PRI(v)			((v) & 0x3)
#define DDRMC_CR118_AXI1_W_PRI(v)			(((v) & 0x3) << 24)
#define DDRMC_CR118_AXI1_R_PRI(v)			(((v) & 0x3) << 16)
#define DDRMC_CR120_AXI0_PRI1_RPRI(v)			(((v) & 0xf) << 24)
#define DDRMC_CR120_AXI0_PRI0_RPRI(v)			(((v) & 0xf) << 16)
#define DDRMC_CR121_AXI0_PRI3_RPRI(v)			(((v) & 0xf) << 8)
#define DDRMC_CR121_AXI0_PRI2_RPRI(v)			((v) & 0xf)
#define DDRMC_CR122_AXI1_PRI1_RPRI(v)			(((v) & 0xf) << 24)
#define DDRMC_CR122_AXI1_PRI0_RPRI(v)			(((v) & 0xf) << 16)
#define DDRMC_CR122_AXI0_PRIRLX(v)			((v) & 0x3ff)
#define DDRMC_CR123_AXI1_PRI3_RPRI(v)			(((v) & 0xf) << 8)
#define DDRMC_CR123_AXI1_PRI2_RPRI(v)			((v) & 0xf)
#define DDRMC_CR124_AXI1_PRIRLX(v)			((v) & 0x3ff)
#define DDRMC_CR126_PHY_RDLAT(v)			(((v) & 0x3f) << 8)
#define DDRMC_CR132_WRLAT_ADJ(v)			(((v) & 0x1f) << 8)
#define DDRMC_CR132_RDLAT_ADJ(v)			((v) & 0x3f)
#define DDRMC_CR139_PHY_WRLV_RESPLAT(v)			(((v) & 0xff) << 24)
#define DDRMC_CR139_PHY_WRLV_LOAD(v)			(((v) & 0xff) << 16)
#define DDRMC_CR139_PHY_WRLV_DLL(v)			(((v) & 0xff) << 8)
#define DDRMC_CR139_PHY_WRLV_EN(v)			((v) & 0xff)
#define DDRMC_CR154_PAD_ZQ_EARLY_CMP_EN_TIMER(v)	(((v) & 0x1f) << 27)
#define DDRMC_CR154_PAD_ZQ_MODE(v)			(((v) & 0x3) << 21)
#define DDRMC_CR155_AXI0_AWCACHE			(1 << 10)
#define DDRMC_CR155_PAD_ODT_BYTE1(v)			((v) & 0x7)
#define DDRMC_CR158_TWR(v)				((v) & 0x3f)

#if !(defined(__KERNEL_STRICT_NAMES) || defined(__ASSEMBLY__))
#include <asm/types.h>

/* System Reset Controller (SRC) */
struct src {
	u32 scr;
	u32 sbmr1;
	u32 srsr;
	u32 secr;
	u32 gpsr;
	u32 sicr;
	u32 simr;
	u32 sbmr2;
	u32 gpr0;
	u32 gpr1;
	u32 gpr2;
	u32 gpr3;
	u32 gpr4;
	u32 hab0;
	u32 hab1;
	u32 hab2;
	u32 hab3;
	u32 hab4;
	u32 hab5;
	u32 misc0;
	u32 misc1;
	u32 misc2;
	u32 misc3;
};

/* Periodic Interrupt Timer (PIT) */
struct pit_reg {
	u32 mcr;
	u32 recv0[55];
	u32 ltmr64h;
	u32 ltmr64l;
	u32 recv1[6];
	u32 ldval0;
	u32 cval0;
	u32 tctrl0;
	u32 tflg0;
	u32 ldval1;
	u32 cval1;
	u32 tctrl1;
	u32 tflg1;
	u32 ldval2;
	u32 cval2;
	u32 tctrl2;
	u32 tflg2;
	u32 ldval3;
	u32 cval3;
	u32 tctrl3;
	u32 tflg3;
	u32 ldval4;
	u32 cval4;
	u32 tctrl4;
	u32 tflg4;
	u32 ldval5;
	u32 cval5;
	u32 tctrl5;
	u32 tflg5;
	u32 ldval6;
	u32 cval6;
	u32 tctrl6;
	u32 tflg6;
	u32 ldval7;
	u32 cval7;
	u32 tctrl7;
	u32 tflg7;
};

/* Watchdog Timer (WDOG) */
struct wdog_regs {
	u16 wcr;
	u16 wsr;
	u16 wrsr;
	u16 wicr;
	u16 wmcr;
};

/* LPDDR2/DDR3 SDRAM Memory Controller (DDRMC) */
struct ddrmr_regs {
	u32 cr[162];
	u32 rsvd[94];
	u32 phy[53];
};

/* On-Chip One Time Programmable Controller (OCOTP) */
struct ocotp_regs {
	u32 ctrl;
	u32 ctrl_set;
	u32 ctrl_clr;
	u32 ctrl_tog;
	u32 timing;
	u32 rsvd0[3];
	u32 data;
	u32 rsvd1[3];
	u32 read_ctrl;
	u32 rsvd2[3];
	u32 read_fuse_data;
	u32 rsvd3[7];
	u32 scs;
	u32 scs_set;
	u32 scs_clr;
	u32 scs_tog;
	u32 crc_addr;
	u32 rsvd4[3];
	u32 crc_value;
	u32 rsvd5[3];
	u32 version;
	u32 rsvd6[0xdb];

	struct fuse_bank {
		u32 fuse_regs[0x20];
	} bank[16];
};

struct fuse_bank0_regs {
	u32 lock;
	u32 rsvd0[3];
	u32 uid_low;
	u32 rsvd1[3];
	u32 uid_high;
	u32 rsvd2[0x17];
};

struct fuse_bank4_regs {
	u32 sjc_resp0;
	u32 rsvd0[3];
	u32 sjc_resp1;
	u32 rsvd1[3];
	u32 mac_addr0;
	u32 rsvd2[3];
	u32 mac_addr1;
	u32 rsvd3[3];
	u32 mac_addr2;
	u32 rsvd4[3];
	u32 mac_addr3;
	u32 rsvd5[3];
	u32 gp1;
	u32 rsvd6[3];
	u32 gp2;
	u32 rsvd7[3];
};

/* UART */
struct lpuart_fsl {
	u8 ubdh;
	u8 ubdl;
	u8 uc1;
	u8 uc2;
	u8 us1;
	u8 us2;
	u8 uc3;
	u8 ud;
	u8 uma1;
	u8 uma2;
	u8 uc4;
	u8 uc5;
	u8 ued;
	u8 umodem;
	u8 uir;
	u8 reserved;
	u8 upfifo;
	u8 ucfifo;
	u8 usfifo;
	u8 utwfifo;
	u8 utcfifo;
	u8 urwfifo;
	u8 urcfifo;
	u8 rsvd[28];
};

/* MSCM Interrupt Router */
struct mscm_ir {
	u32 ircp0ir;
	u32 ircp1ir;
	u32 rsvd1[6];
	u32 ircpgir;
	u32 rsvd2[23];
	u16 irsprc[112];
	u16 rsvd3[848];
};

#endif	/* __ASSEMBLER__*/

#endif	/* __ASM_ARCH_IMX_REGS_H__ */
Commit	Line	Data
24e8bee5 AW	1	/*
	2	* Copyright 2013 Freescale Semiconductor, Inc.
	3	*
1a459660	4	* SPDX-License-Identifier: GPL-2.0+
24e8bee5 AW	5	*/
	6
	7	#ifndef __ASM_ARCH_IMX_REGS_H__
	8	#define __ASM_ARCH_IMX_REGS_H__
	9
	10	#define ARCH_MXC
	11
	12	#define IRAM_BASE_ADDR 0x3F000000 /* internal ram */
	13	#define IRAM_SIZE 0x00080000 /* 512 KB */
	14
	15	#define AIPS0_BASE_ADDR 0x40000000
	16	#define AIPS1_BASE_ADDR 0x40080000
	17
	18	/* AIPS 0 */
	19	#define MSCM_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001000)
	20	#define MSCM_IR_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001800)
	21	#define CA5SCU_BASE_ADDR (AIPS0_BASE_ADDR + 0x00002000)
	22	#define CA5_INTD_BASE_ADDR (AIPS0_BASE_ADDR + 0x00003000)
	23	#define CA5_L2C_BASE_ADDR (AIPS0_BASE_ADDR + 0x00006000)
	24	#define NIC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00008000)
	25	#define NIC1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00009000)
	26	#define NIC2_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000A000)
	27	#define NIC3_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000B000)
	28	#define NIC4_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000C000)
	29	#define NIC5_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000D000)
	30	#define NIC6_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000E000)
	31	#define NIC7_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000F000)
	32	#define AHBTZASC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00010000)
	33	#define TZASC_SYS0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00011000)
	34	#define TZASC_SYS1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00012000)
	35	#define TZASC_GFX_BASE_ADDR (AIPS0_BASE_ADDR + 0x00013000)
	36	#define TZASC_DDR0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00014000)
	37	#define TZASC_DDR1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00015000)
	38	#define CSU_BASE_ADDR (AIPS0_BASE_ADDR + 0x00017000)
	39	#define DMA0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00018000)
	40	#define DMA0_TCD_BASE_ADDR (AIPS0_BASE_ADDR + 0x00019000)
	41	#define SEMA4_BASE_ADDR (AIPS0_BASE_ADDR + 0x0001D000)
	42	#define FB_BASE_ADDR (AIPS0_BASE_ADDR + 0x0001E000)
	43	#define DMA_MUX0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00024000)
	44	#define UART0_BASE (AIPS0_BASE_ADDR + 0x00027000)
	45	#define UART1_BASE (AIPS0_BASE_ADDR + 0x00028000)
	46	#define UART2_BASE (AIPS0_BASE_ADDR + 0x00029000)
	47	#define UART3_BASE (AIPS0_BASE_ADDR + 0x0002A000)
	48	#define SPI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0002C000)
	49	#define SPI1_BASE_ADDR (AIPS0_BASE_ADDR + 0x0002D000)
	50	#define SAI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0002F000)
	51	#define SAI1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00030000)
	52	#define SAI2_BASE_ADDR (AIPS0_BASE_ADDR + 0x00031000)
	53	#define SAI3_BASE_ADDR (AIPS0_BASE_ADDR + 0x00032000)
	54	#define CRC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00033000)
	55	#define PDB_BASE_ADDR (AIPS0_BASE_ADDR + 0x00036000)
	56	#define PIT_BASE_ADDR (AIPS0_BASE_ADDR + 0x00037000)
	57	#define FTM0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00038000)
	58	#define FTM1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00039000)
	59	#define ADC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003B000)
	60	#define TCON0_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003D000)
	61	#define WDOG1_BASE_ADDR (AIPS0_BASE_ADDR + 0x0003E000)
	62	#define LPTMR_BASE_ADDR (AIPS0_BASE_ADDR + 0x00040000)
	63	#define RLE_BASE_ADDR (AIPS0_BASE_ADDR + 0x00042000)
	64	#define MLB_BASE_ADDR (AIPS0_BASE_ADDR + 0x00043000)
	65	#define QSPI0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00044000)
	66	#define IOMUXC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00048000)
	67	#define ANADIG_BASE_ADDR (AIPS0_BASE_ADDR + 0x00050000)
	68	#define SCSCM_BASE_ADDR (AIPS0_BASE_ADDR + 0x00052000)
69	#define ASRC_BASE_ADDR (AIPS0_BASE_ADDR + 0x00060000)
70	#define SPDIF_BASE_ADDR (AIPS0_BASE_ADDR + 0x00061000)
71	#define ESAI_BASE_ADDR (AIPS0_BASE_ADDR + 0x00062000)
72	#define ESAI_FIFO_BASE_ADDR (AIPS0_BASE_ADDR + 0x00063000)
73	#define WDOG_BASE_ADDR (AIPS0_BASE_ADDR + 0x00065000)
74	#define I2C0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00066000)
75	#define WKUP_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006A000)
76	#define CCM_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006B000)
77	#define GPC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006C000)
78	#define VREG_DIG_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006D000)
79	#define SRC_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006E000)
80	#define CMU_BASE_ADDR (AIPS0_BASE_ADDR + 0x0006F000)
81
82	/* AIPS 1 */
83	#define OCOTP_BASE_ADDR (AIPS1_BASE_ADDR + 0x00025000)
84	#define DDR_BASE_ADDR (AIPS1_BASE_ADDR + 0x0002E000)
85	#define ESDHC0_BASE_ADDR (AIPS1_BASE_ADDR + 0x00031000)
86	#define ESDHC1_BASE_ADDR (AIPS1_BASE_ADDR + 0x00032000)
87	#define ENET_BASE_ADDR (AIPS1_BASE_ADDR + 0x00050000)
88
89	/* MUX mode and PAD ctrl are in one register */
90	#define CONFIG_IOMUX_SHARE_CONF_REG
91
92	#define FEC_QUIRK_ENET_MAC
93
94	/* MSCM interrupt rounter */
95	#define MSCM_IRSPRC_CP0_EN 1
96	#define MSCM_IRSPRC_NUM 112
97
98	/* DDRMC */
99	#define DDRMC_PHY_DQ_TIMING 0x00002613
100	#define DDRMC_PHY_DQS_TIMING 0x00002615
101	#define DDRMC_PHY_CTRL 0x01210080
102	#define DDRMC_PHY_MASTER_CTRL 0x0001012a
103	#define DDRMC_PHY_SLAVE_CTRL 0x00012020
104
105	#define DDRMC_PHY50_DDR3_MODE (1 << 12)
106	#define DDRMC_PHY50_EN_SW_HALF_CYCLE (1 << 8)
107
108	#define DDRMC_CR00_DRAM_CLASS_DDR3 (0x6 << 8)
109	#define DDRMC_CR00_DRAM_CLASS_LPDDR2 (0x5 << 8)
110	#define DDRMC_CR00_START 1
111	#define DDRMC_CR02_DRAM_TINIT(v) ((v) & 0xffffff)
112	#define DDRMC_CR10_TRST_PWRON(v) (v)
113	#define DDRMC_CR11_CKE_INACTIVE(v) (v)
114	#define DDRMC_CR12_WRLAT(v) (((v) & 0x1f) << 8)
115	#define DDRMC_CR12_CASLAT_LIN(v) ((v) & 0x3f)
116	#define DDRMC_CR13_TRC(v) (((v) & 0xff) << 24)
117	#define DDRMC_CR13_TRRD(v) (((v) & 0xff) << 16)
118	#define DDRMC_CR13_TCCD(v) (((v) & 0x1f) << 8)
119	#define DDRMC_CR13_TBST_INT_INTERVAL(v) ((v) & 0x7)
120	#define DDRMC_CR14_TFAW(v) (((v) & 0x3f) << 24)
121	#define DDRMC_CR14_TRP(v) (((v) & 0x1f) << 16)
122	#define DDRMC_CR14_TWTR(v) (((v) & 0xf) << 8)
123	#define DDRMC_CR14_TRAS_MIN(v) ((v) & 0xff)
124	#define DDRMC_CR16_TMRD(v) (((v) & 0x1f) << 24)
125	#define DDRMC_CR16_TRTP(v) (((v) & 0xf) << 16)
126	#define DDRMC_CR17_TRAS_MAX(v) (((v) & 0x1ffff) << 8)
127	#define DDRMC_CR17_TMOD(v) ((v) & 0xff)
128	#define DDRMC_CR18_TCKESR(v) (((v) & 0x1f) << 8)
129	#define DDRMC_CR18_TCKE(v) ((v) & 0x7)
130	#define DDRMC_CR20_AP_EN (1 << 24)
131	#define DDRMC_CR21_TRCD_INT(v) (((v) & 0xff) << 16)
132	#define DDRMC_CR21_TRAS_LOCKOUT (1 << 8)
133	#define DDRMC_CR21_CCMAP_EN 1
134	#define DDRMC_CR22_TDAL(v) (((v) & 0x3f) << 16)
135	#define DDRMC_CR23_BSTLEN(v) (((v) & 0x7) << 24)
136	#define DDRMC_CR23_TDLL(v) ((v) & 0xff)
137	#define DDRMC_CR24_TRP_AB(v) ((v) & 0x1f)
138	#define DDRMC_CR25_TREF_EN (1 << 16)
139	#define DDRMC_CR26_TREF(v) (((v) & 0xffff) << 16)
140	#define DDRMC_CR26_TRFC(v) ((v) & 0x3ff)
141	#define DDRMC_CR28_TREF_INT(v) ((v) & 0xffff)
142	#define DDRMC_CR29_TPDEX(v) ((v) & 0xffff)
143	#define DDRMC_CR30_TXPDLL(v) ((v) & 0xffff)
144	#define DDRMC_CR31_TXSNR(v) (((v) & 0xffff) << 16)
145	#define DDRMC_CR31_TXSR(v) ((v) & 0xffff)
146	#define DDRMC_CR33_EN_QK_SREF (1 << 16)
147	#define DDRMC_CR34_CKSRX(v) (((v) & 0xf) << 16)
148	#define DDRMC_CR34_CKSRE(v) (((v) & 0xf) << 8)
149	#define DDRMC_CR38_FREQ_CHG_EN (1 << 8)
150	#define DDRMC_CR39_PHY_INI_COM(v) (((v) & 0xffff) << 16)
151	#define DDRMC_CR39_PHY_INI_STA(v) (((v) & 0xff) << 8)
152	#define DDRMC_CR39_FRQ_CH_DLLOFF(v) ((v) & 0x3)
153	#define DDRMC_CR41_PHY_INI_STRT_INI_DIS 1
154	#define DDRMC_CR48_MR1_DA_0(v) (((v) & 0xffff) << 16)
155	#define DDRMC_CR48_MR0_DA_0(v) ((v) & 0xffff)
156	#define DDRMC_CR66_ZQCL(v) (((v) & 0xfff) << 16)
157	#define DDRMC_CR66_ZQINIT(v) ((v) & 0xfff)
158	#define DDRMC_CR67_ZQCS(v) ((v) & 0xfff)
159	#define DDRMC_CR69_ZQ_ON_SREF_EX(v) (((v) & 0xf) << 8)
160	#define DDRMC_CR70_REF_PER_ZQ(v) (v)
161	#define DDRMC_CR72_ZQCS_ROTATE (1 << 24)
162	#define DDRMC_CR73_APREBIT(v) (((v) & 0xf) << 24)
163	#define DDRMC_CR73_COL_DIFF(v) (((v) & 0x7) << 16)
164	#define DDRMC_CR73_ROW_DIFF(v) (((v) & 0x3) << 8)
165	#define DDRMC_CR74_BANKSPLT_EN (1 << 24)
166	#define DDRMC_CR74_ADDR_CMP_EN (1 << 16)
167	#define DDRMC_CR74_CMD_AGE_CNT(v) (((v) & 0xff) << 8)
168	#define DDRMC_CR74_AGE_CNT(v) ((v) & 0xff)
169	#define DDRMC_CR75_RW_PG_EN (1 << 24)
170	#define DDRMC_CR75_RW_EN (1 << 16)
171	#define DDRMC_CR75_PRI_EN (1 << 8)
172	#define DDRMC_CR75_PLEN 1
173	#define DDRMC_CR76_NQENT_ACTDIS(v) (((v) & 0x7) << 24)
174	#define DDRMC_CR76_D_RW_G_BKCN(v) (((v) & 0x3) << 16)
175	#define DDRMC_CR76_W2R_SPLT_EN (1 << 8)
176	#define DDRMC_CR76_CS_EN 1
177	#define DDRMC_CR77_CS_MAP (1 << 24)
178	#define DDRMC_CR77_DI_RD_INTLEAVE (1 << 8)
179	#define DDRMC_CR77_SWAP_EN 1
180	#define DDRMC_CR78_BUR_ON_FLY_BIT(v) ((v) & 0xf)
181	#define DDRMC_CR79_CTLUPD_AREF (1 << 24)
182	#define DDRMC_CR82_INT_MASK 0x1fffffff
183	#define DDRMC_CR87_ODT_WR_MAPCS0 (1 << 24)
184	#define DDRMC_CR87_ODT_RD_MAPCS0 (1 << 16)
185	#define DDRMC_CR88_TODTL_CMD(v) (((v) & 0x1f) << 16)
186	#define DDRMC_CR89_AODT_RWSMCS(v) ((v) & 0xf)
187	#define DDRMC_CR91_R2W_SMCSDL(v) (((v) & 0x7) << 16)
188	#define DDRMC_CR96_WLMRD(v) (((v) & 0x3f) << 8)
189	#define DDRMC_CR96_WLDQSEN(v) ((v) & 0x3f)
190	#define DDRMC_CR105_RDLVL_DL_0(v) (((v) & 0xff) << 8)
191	#define DDRMC_CR110_RDLVL_DL_1(v) ((v) & 0xff)
192	#define DDRMC_CR114_RDLVL_GTDL_2(v) (((v) & 0xffff) << 8)
193	#define DDRMC_CR117_AXI0_W_PRI(v) (((v) & 0x3) << 8)
194	#define DDRMC_CR117_AXI0_R_PRI(v) ((v) & 0x3)
195	#define DDRMC_CR118_AXI1_W_PRI(v) (((v) & 0x3) << 24)
196	#define DDRMC_CR118_AXI1_R_PRI(v) (((v) & 0x3) << 16)
197	#define DDRMC_CR120_AXI0_PRI1_RPRI(v) (((v) & 0xf) << 24)
198	#define DDRMC_CR120_AXI0_PRI0_RPRI(v) (((v) & 0xf) << 16)
199	#define DDRMC_CR121_AXI0_PRI3_RPRI(v) (((v) & 0xf) << 8)
200	#define DDRMC_CR121_AXI0_PRI2_RPRI(v) ((v) & 0xf)
201	#define DDRMC_CR122_AXI1_PRI1_RPRI(v) (((v) & 0xf) << 24)
202	#define DDRMC_CR122_AXI1_PRI0_RPRI(v) (((v) & 0xf) << 16)
203	#define DDRMC_CR122_AXI0_PRIRLX(v) ((v) & 0x3ff)
204	#define DDRMC_CR123_AXI1_PRI3_RPRI(v) (((v) & 0xf) << 8)
205	#define DDRMC_CR123_AXI1_PRI2_RPRI(v) ((v) & 0xf)
206	#define DDRMC_CR124_AXI1_PRIRLX(v) ((v) & 0x3ff)
207	#define DDRMC_CR126_PHY_RDLAT(v) (((v) & 0x3f) << 8)
208	#define DDRMC_CR132_WRLAT_ADJ(v) (((v) & 0x1f) << 8)
209	#define DDRMC_CR132_RDLAT_ADJ(v) ((v) & 0x3f)
210	#define DDRMC_CR139_PHY_WRLV_RESPLAT(v) (((v) & 0xff) << 24)
211	#define DDRMC_CR139_PHY_WRLV_LOAD(v) (((v) & 0xff) << 16)
212	#define DDRMC_CR139_PHY_WRLV_DLL(v) (((v) & 0xff) << 8)
213	#define DDRMC_CR139_PHY_WRLV_EN(v) ((v) & 0xff)
214	#define DDRMC_CR154_PAD_ZQ_EARLY_CMP_EN_TIMER(v) (((v) & 0x1f) << 27)
215	#define DDRMC_CR154_PAD_ZQ_MODE(v) (((v) & 0x3) << 21)
216	#define DDRMC_CR155_AXI0_AWCACHE (1 << 10)
217	#define DDRMC_CR155_PAD_ODT_BYTE1(v) ((v) & 0x7)
218	#define DDRMC_CR158_TWR(v) ((v) & 0x3f)
219
220	#if !(defined(__KERNEL_STRICT_NAMES) \|\| defined(__ASSEMBLY__))
221	#include <asm/types.h>
222
223	/* System Reset Controller (SRC) */
224	struct src {
225	u32 scr;
226	u32 sbmr1;
227	u32 srsr;
228	u32 secr;
229	u32 gpsr;
230	u32 sicr;
231	u32 simr;
232	u32 sbmr2;
233	u32 gpr0;
234	u32 gpr1;
235	u32 gpr2;
236	u32 gpr3;
237	u32 gpr4;
238	u32 hab0;
239	u32 hab1;
240	u32 hab2;
241	u32 hab3;
242	u32 hab4;
243	u32 hab5;
244	u32 misc0;
245	u32 misc1;
246	u32 misc2;
247	u32 misc3;
248	};
249
250	/* Periodic Interrupt Timer (PIT) */
251	struct pit_reg {
252	u32 mcr;
253	u32 recv0[55];
254	u32 ltmr64h;
255	u32 ltmr64l;
256	u32 recv1[6];
257	u32 ldval0;
258	u32 cval0;
259	u32 tctrl0;
260	u32 tflg0;
261	u32 ldval1;
262	u32 cval1;
263	u32 tctrl1;
264	u32 tflg1;
265	u32 ldval2;
266	u32 cval2;
267	u32 tctrl2;
268	u32 tflg2;
269	u32 ldval3;
270	u32 cval3;
271	u32 tctrl3;
272	u32 tflg3;
273	u32 ldval4;
274	u32 cval4;
275	u32 tctrl4;
276	u32 tflg4;
277	u32 ldval5;
278	u32 cval5;
279	u32 tctrl5;
280	u32 tflg5;
281	u32 ldval6;
282	u32 cval6;
283	u32 tctrl6;
284	u32 tflg6;
285	u32 ldval7;
286	u32 cval7;
287	u32 tctrl7;
288	u32 tflg7;
289	};
290
291	/* Watchdog Timer (WDOG) */
292	struct wdog_regs {
293	u16 wcr;
294	u16 wsr;
295	u16 wrsr;
296	u16 wicr;
297	u16 wmcr;
298	};
299
300	/* LPDDR2/DDR3 SDRAM Memory Controller (DDRMC) */
301	struct ddrmr_regs {
302	u32 cr[162];
303	u32 rsvd[94];
304	u32 phy[53];
305	};
306
307	/* On-Chip One Time Programmable Controller (OCOTP) */
308	struct ocotp_regs {
309	u32 ctrl;
310	u32 ctrl_set;
311	u32 ctrl_clr;
312	u32 ctrl_tog;
313	u32 timing;
314	u32 rsvd0[3];
315	u32 data;
316	u32 rsvd1[3];
317	u32 read_ctrl;
318	u32 rsvd2[3];
319	u32 read_fuse_data;
320	u32 rsvd3[7];
321	u32 scs;
322	u32 scs_set;
323	u32 scs_clr;
324	u32 scs_tog;
325	u32 crc_addr;
326	u32 rsvd4[3];
327	u32 crc_value;
328	u32 rsvd5[3];
329	u32 version;
330	u32 rsvd6[0xdb];
331
332	struct fuse_bank {
333	u32 fuse_regs[0x20];
334	} bank[16];
335	};
336
337	struct fuse_bank0_regs {
338	u32 lock;
339	u32 rsvd0[3];
340	u32 uid_low;
341	u32 rsvd1[3];
342	u32 uid_high;
343	u32 rsvd2[0x17];
344	};
345
346	struct fuse_bank4_regs {
347	u32 sjc_resp0;
348	u32 rsvd0[3];
349	u32 sjc_resp1;
350	u32 rsvd1[3];
351	u32 mac_addr0;
352	u32 rsvd2[3];
353	u32 mac_addr1;
354	u32 rsvd3[3];
355	u32 mac_addr2;
356	u32 rsvd4[3];
357	u32 mac_addr3;
358	u32 rsvd5[3];
359	u32 gp1;
360	u32 rsvd6[3];
361	u32 gp2;
362	u32 rsvd7[3];
363	};
364
365	/* UART */
366	struct lpuart_fsl {
367	u8 ubdh;
368	u8 ubdl;
369	u8 uc1;
370	u8 uc2;
371	u8 us1;
372	u8 us2;
373	u8 uc3;
374	u8 ud;
375	u8 uma1;
376	u8 uma2;
377	u8 uc4;
378	u8 uc5;
379	u8 ued;
380	u8 umodem;
381	u8 uir;
382	u8 reserved;
383	u8 upfifo;
384	u8 ucfifo;
385	u8 usfifo;
386	u8 utwfifo;
387	u8 utcfifo;
388	u8 urwfifo;
389	u8 urcfifo;
390	u8 rsvd[28];
391	};
392
393	/* MSCM Interrupt Router */
394	struct mscm_ir {
395	u32 ircp0ir;
396	u32 ircp1ir;
397	u32 rsvd1[6];
398	u32 ircpgir;
399	u32 rsvd2[23];
400	u16 irsprc[112];
401	u16 rsvd3[848];
402	};
403
404	#endif /* __ASSEMBLER__*/
405
406	#endif /* __ASM_ARCH_IMX_REGS_H__ */