1 /******************************************************************************
2 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
4 * SPDX-License-Identifier: GPL-2.0+
7 ******************************************************************************/
8 /****************************************************************************/
11 * @file ps7_init_gpl.c
13 * This file is automatically generated
15 *****************************************************************************/
17 #include <asm/arch/ps7_init_gpl.h>
19 unsigned long ps7_pll_init_data_3_0
[] = {
21 // .. START: SLCR SETTINGS
22 // .. UNLOCK_KEY = 0XDF0D
23 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
24 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
26 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
27 // .. FINISH: SLCR SETTINGS
28 // .. START: PLL SLCR REGISTERS
29 // .. .. START: ARM PLL INIT
30 // .. .. PLL_RES = 0x2
31 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
32 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
34 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
35 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
36 // .. .. LOCK_CNT = 0xfa
37 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
38 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
40 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U
,0x000FA220U
),
41 // .. .. .. START: UPDATE FB_DIV
42 // .. .. .. PLL_FDIV = 0x28
43 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
44 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
46 EMIT_MASKWRITE(0XF8000100, 0x0007F000U
,0x00028000U
),
47 // .. .. .. FINISH: UPDATE FB_DIV
48 // .. .. .. START: BY PASS PLL
49 // .. .. .. PLL_BYPASS_FORCE = 1
50 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
51 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
53 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000010U
),
54 // .. .. .. FINISH: BY PASS PLL
55 // .. .. .. START: ASSERT RESET
56 // .. .. .. PLL_RESET = 1
57 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
58 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
60 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000001U
),
61 // .. .. .. FINISH: ASSERT RESET
62 // .. .. .. START: DEASSERT RESET
63 // .. .. .. PLL_RESET = 0
64 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
65 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
67 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000000U
),
68 // .. .. .. FINISH: DEASSERT RESET
69 // .. .. .. START: CHECK PLL STATUS
70 // .. .. .. ARM_PLL_LOCK = 1
71 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
72 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
74 EMIT_MASKPOLL(0XF800010C, 0x00000001U
),
75 // .. .. .. FINISH: CHECK PLL STATUS
76 // .. .. .. START: REMOVE PLL BY PASS
77 // .. .. .. PLL_BYPASS_FORCE = 0
78 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
79 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
81 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000000U
),
82 // .. .. .. FINISH: REMOVE PLL BY PASS
83 // .. .. .. SRCSEL = 0x0
84 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
85 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
86 // .. .. .. DIVISOR = 0x2
87 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
88 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
89 // .. .. .. CPU_6OR4XCLKACT = 0x1
90 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
91 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
92 // .. .. .. CPU_3OR2XCLKACT = 0x1
93 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
94 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
95 // .. .. .. CPU_2XCLKACT = 0x1
96 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
97 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
98 // .. .. .. CPU_1XCLKACT = 0x1
99 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
100 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
101 // .. .. .. CPU_PERI_CLKACT = 0x1
102 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
103 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
105 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U
,0x1F000200U
),
106 // .. .. FINISH: ARM PLL INIT
107 // .. .. START: DDR PLL INIT
108 // .. .. PLL_RES = 0x2
109 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
110 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
111 // .. .. PLL_CP = 0x2
112 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
113 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
114 // .. .. LOCK_CNT = 0x12c
115 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
116 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
118 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U
,0x0012C220U
),
119 // .. .. .. START: UPDATE FB_DIV
120 // .. .. .. PLL_FDIV = 0x20
121 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
122 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
124 EMIT_MASKWRITE(0XF8000104, 0x0007F000U
,0x00020000U
),
125 // .. .. .. FINISH: UPDATE FB_DIV
126 // .. .. .. START: BY PASS PLL
127 // .. .. .. PLL_BYPASS_FORCE = 1
128 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
129 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
131 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000010U
),
132 // .. .. .. FINISH: BY PASS PLL
133 // .. .. .. START: ASSERT RESET
134 // .. .. .. PLL_RESET = 1
135 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
136 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
138 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000001U
),
139 // .. .. .. FINISH: ASSERT RESET
140 // .. .. .. START: DEASSERT RESET
141 // .. .. .. PLL_RESET = 0
142 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
143 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
145 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000000U
),
146 // .. .. .. FINISH: DEASSERT RESET
147 // .. .. .. START: CHECK PLL STATUS
148 // .. .. .. DDR_PLL_LOCK = 1
149 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
150 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
152 EMIT_MASKPOLL(0XF800010C, 0x00000002U
),
153 // .. .. .. FINISH: CHECK PLL STATUS
154 // .. .. .. START: REMOVE PLL BY PASS
155 // .. .. .. PLL_BYPASS_FORCE = 0
156 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
157 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
159 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000000U
),
160 // .. .. .. FINISH: REMOVE PLL BY PASS
161 // .. .. .. DDR_3XCLKACT = 0x1
162 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
163 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
164 // .. .. .. DDR_2XCLKACT = 0x1
165 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
166 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
167 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
168 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
169 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
170 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
171 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
172 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
174 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U
,0x0C200003U
),
175 // .. .. FINISH: DDR PLL INIT
176 // .. .. START: IO PLL INIT
177 // .. .. PLL_RES = 0xc
178 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
179 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
180 // .. .. PLL_CP = 0x2
181 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
182 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
183 // .. .. LOCK_CNT = 0x145
184 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
185 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
187 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U
,0x001452C0U
),
188 // .. .. .. START: UPDATE FB_DIV
189 // .. .. .. PLL_FDIV = 0x1e
190 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
191 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
193 EMIT_MASKWRITE(0XF8000108, 0x0007F000U
,0x0001E000U
),
194 // .. .. .. FINISH: UPDATE FB_DIV
195 // .. .. .. START: BY PASS PLL
196 // .. .. .. PLL_BYPASS_FORCE = 1
197 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
198 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
200 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000010U
),
201 // .. .. .. FINISH: BY PASS PLL
202 // .. .. .. START: ASSERT RESET
203 // .. .. .. PLL_RESET = 1
204 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
205 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
207 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000001U
),
208 // .. .. .. FINISH: ASSERT RESET
209 // .. .. .. START: DEASSERT RESET
210 // .. .. .. PLL_RESET = 0
211 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
212 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
214 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000000U
),
215 // .. .. .. FINISH: DEASSERT RESET
216 // .. .. .. START: CHECK PLL STATUS
217 // .. .. .. IO_PLL_LOCK = 1
218 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
219 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
221 EMIT_MASKPOLL(0XF800010C, 0x00000004U
),
222 // .. .. .. FINISH: CHECK PLL STATUS
223 // .. .. .. START: REMOVE PLL BY PASS
224 // .. .. .. PLL_BYPASS_FORCE = 0
225 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
226 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
228 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000000U
),
229 // .. .. .. FINISH: REMOVE PLL BY PASS
230 // .. .. FINISH: IO PLL INIT
231 // .. FINISH: PLL SLCR REGISTERS
232 // .. START: LOCK IT BACK
233 // .. LOCK_KEY = 0X767B
234 // .. ==> 0XF8000004[15:0] = 0x0000767BU
235 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
237 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
238 // .. FINISH: LOCK IT BACK
246 unsigned long ps7_clock_init_data_3_0
[] = {
248 // .. START: SLCR SETTINGS
249 // .. UNLOCK_KEY = 0XDF0D
250 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
251 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
253 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
254 // .. FINISH: SLCR SETTINGS
255 // .. START: CLOCK CONTROL SLCR REGISTERS
257 // .. ==> 0XF8000128[0:0] = 0x00000001U
258 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
259 // .. DIVISOR0 = 0x23
260 // .. ==> 0XF8000128[13:8] = 0x00000023U
261 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
263 // .. ==> 0XF8000128[25:20] = 0x00000003U
264 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
266 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U
,0x00302301U
),
268 // .. ==> 0XF8000138[0:0] = 0x00000001U
269 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
271 // .. ==> 0XF8000138[4:4] = 0x00000000U
272 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
274 EMIT_MASKWRITE(0XF8000138, 0x00000011U
,0x00000001U
),
276 // .. ==> 0XF8000140[0:0] = 0x00000001U
277 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
279 // .. ==> 0XF8000140[6:4] = 0x00000000U
280 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
282 // .. ==> 0XF8000140[13:8] = 0x00000008U
283 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
285 // .. ==> 0XF8000140[25:20] = 0x00000005U
286 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U
288 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U
,0x00500801U
),
290 // .. ==> 0XF800014C[0:0] = 0x00000001U
291 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
293 // .. ==> 0XF800014C[5:4] = 0x00000000U
294 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
296 // .. ==> 0XF800014C[13:8] = 0x00000005U
297 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
299 EMIT_MASKWRITE(0XF800014C, 0x00003F31U
,0x00000501U
),
301 // .. ==> 0XF8000150[0:0] = 0x00000001U
302 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
304 // .. ==> 0XF8000150[1:1] = 0x00000000U
305 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
307 // .. ==> 0XF8000150[5:4] = 0x00000000U
308 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
310 // .. ==> 0XF8000150[13:8] = 0x00000014U
311 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
313 EMIT_MASKWRITE(0XF8000150, 0x00003F33U
,0x00001401U
),
315 // .. ==> 0XF8000154[0:0] = 0x00000000U
316 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
318 // .. ==> 0XF8000154[1:1] = 0x00000001U
319 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
321 // .. ==> 0XF8000154[5:4] = 0x00000000U
322 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
324 // .. ==> 0XF8000154[13:8] = 0x00000014U
325 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
327 EMIT_MASKWRITE(0XF8000154, 0x00003F33U
,0x00001402U
),
329 // .. ==> 0XF8000168[0:0] = 0x00000001U
330 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
332 // .. ==> 0XF8000168[5:4] = 0x00000000U
333 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
335 // .. ==> 0XF8000168[13:8] = 0x00000005U
336 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
338 EMIT_MASKWRITE(0XF8000168, 0x00003F31U
,0x00000501U
),
340 // .. ==> 0XF8000170[5:4] = 0x00000000U
341 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
342 // .. DIVISOR0 = 0x14
343 // .. ==> 0XF8000170[13:8] = 0x00000014U
344 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
346 // .. ==> 0XF8000170[25:20] = 0x00000001U
347 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
349 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U
,0x00101400U
),
351 // .. ==> 0XF8000180[5:4] = 0x00000000U
352 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
353 // .. DIVISOR0 = 0x14
354 // .. ==> 0XF8000180[13:8] = 0x00000014U
355 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
357 // .. ==> 0XF8000180[25:20] = 0x00000001U
358 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
360 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U
,0x00101400U
),
362 // .. ==> 0XF8000190[5:4] = 0x00000000U
363 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
364 // .. DIVISOR0 = 0x14
365 // .. ==> 0XF8000190[13:8] = 0x00000014U
366 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
368 // .. ==> 0XF8000190[25:20] = 0x00000001U
369 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
371 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U
,0x00101400U
),
373 // .. ==> 0XF80001A0[5:4] = 0x00000000U
374 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
375 // .. DIVISOR0 = 0x14
376 // .. ==> 0XF80001A0[13:8] = 0x00000014U
377 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
379 // .. ==> 0XF80001A0[25:20] = 0x00000001U
380 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
382 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U
,0x00101400U
),
383 // .. CLK_621_TRUE = 0x1
384 // .. ==> 0XF80001C4[0:0] = 0x00000001U
385 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
387 EMIT_MASKWRITE(0XF80001C4, 0x00000001U
,0x00000001U
),
388 // .. DMA_CPU_2XCLKACT = 0x1
389 // .. ==> 0XF800012C[0:0] = 0x00000001U
390 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
391 // .. USB0_CPU_1XCLKACT = 0x1
392 // .. ==> 0XF800012C[2:2] = 0x00000001U
393 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
394 // .. USB1_CPU_1XCLKACT = 0x1
395 // .. ==> 0XF800012C[3:3] = 0x00000001U
396 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
397 // .. GEM0_CPU_1XCLKACT = 0x1
398 // .. ==> 0XF800012C[6:6] = 0x00000001U
399 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
400 // .. GEM1_CPU_1XCLKACT = 0x0
401 // .. ==> 0XF800012C[7:7] = 0x00000000U
402 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
403 // .. SDI0_CPU_1XCLKACT = 0x1
404 // .. ==> 0XF800012C[10:10] = 0x00000001U
405 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
406 // .. SDI1_CPU_1XCLKACT = 0x0
407 // .. ==> 0XF800012C[11:11] = 0x00000000U
408 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
409 // .. SPI0_CPU_1XCLKACT = 0x0
410 // .. ==> 0XF800012C[14:14] = 0x00000000U
411 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
412 // .. SPI1_CPU_1XCLKACT = 0x0
413 // .. ==> 0XF800012C[15:15] = 0x00000000U
414 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
415 // .. CAN0_CPU_1XCLKACT = 0x0
416 // .. ==> 0XF800012C[16:16] = 0x00000000U
417 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
418 // .. CAN1_CPU_1XCLKACT = 0x0
419 // .. ==> 0XF800012C[17:17] = 0x00000000U
420 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
421 // .. I2C0_CPU_1XCLKACT = 0x1
422 // .. ==> 0XF800012C[18:18] = 0x00000001U
423 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
424 // .. I2C1_CPU_1XCLKACT = 0x1
425 // .. ==> 0XF800012C[19:19] = 0x00000001U
426 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
427 // .. UART0_CPU_1XCLKACT = 0x0
428 // .. ==> 0XF800012C[20:20] = 0x00000000U
429 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
430 // .. UART1_CPU_1XCLKACT = 0x1
431 // .. ==> 0XF800012C[21:21] = 0x00000001U
432 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
433 // .. GPIO_CPU_1XCLKACT = 0x1
434 // .. ==> 0XF800012C[22:22] = 0x00000001U
435 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
436 // .. LQSPI_CPU_1XCLKACT = 0x1
437 // .. ==> 0XF800012C[23:23] = 0x00000001U
438 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
439 // .. SMC_CPU_1XCLKACT = 0x1
440 // .. ==> 0XF800012C[24:24] = 0x00000001U
441 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
443 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU
,0x01EC044DU
),
444 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
445 // .. START: THIS SHOULD BE BLANK
446 // .. FINISH: THIS SHOULD BE BLANK
447 // .. START: LOCK IT BACK
448 // .. LOCK_KEY = 0X767B
449 // .. ==> 0XF8000004[15:0] = 0x0000767BU
450 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
452 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
453 // .. FINISH: LOCK IT BACK
461 unsigned long ps7_ddr_init_data_3_0
[] = {
463 // .. START: DDR INITIALIZATION
464 // .. .. START: LOCK DDR
465 // .. .. reg_ddrc_soft_rstb = 0
466 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
467 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
468 // .. .. reg_ddrc_powerdown_en = 0x0
469 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
470 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
471 // .. .. reg_ddrc_data_bus_width = 0x0
472 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
473 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
474 // .. .. reg_ddrc_burst8_refresh = 0x0
475 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
476 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
477 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
478 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
479 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
480 // .. .. reg_ddrc_dis_rd_bypass = 0x0
481 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
482 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
483 // .. .. reg_ddrc_dis_act_bypass = 0x0
484 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
485 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
486 // .. .. reg_ddrc_dis_auto_refresh = 0x0
487 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
488 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
490 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000080U
),
491 // .. .. FINISH: LOCK DDR
492 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
493 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
494 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
495 // .. .. reserved_reg_ddrc_active_ranks = 0x1
496 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
497 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
498 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
499 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
500 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
502 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU
,0x00001081U
),
503 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
504 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
505 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
506 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
507 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
508 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
509 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
510 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
511 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
513 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU
,0x03C0780FU
),
514 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
515 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
516 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
517 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
518 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
519 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
520 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
521 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
522 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
524 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU
,0x02001001U
),
525 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
526 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
527 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
528 // .. .. reg_ddrc_w_xact_run_length = 0x8
529 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
530 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
531 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
532 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
533 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
535 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU
,0x00014001U
),
536 // .. .. reg_ddrc_t_rc = 0x1b
537 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
538 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU
539 // .. .. reg_ddrc_t_rfc_min = 0x56
540 // .. .. ==> 0XF8006014[13:6] = 0x00000056U
541 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U
542 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
543 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
544 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
546 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU
,0x0004159BU
),
547 // .. .. reg_ddrc_wr2pre = 0x12
548 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
549 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
550 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
551 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
552 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
553 // .. .. reg_ddrc_t_faw = 0x10
554 // .. .. ==> 0XF8006018[15:10] = 0x00000010U
555 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U
556 // .. .. reg_ddrc_t_ras_max = 0x24
557 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
558 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
559 // .. .. reg_ddrc_t_ras_min = 0x14
560 // .. .. ==> 0XF8006018[26:22] = 0x00000014U
561 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U
562 // .. .. reg_ddrc_t_cke = 0x4
563 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
564 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
566 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU
,0x452440D2U
),
567 // .. .. reg_ddrc_write_latency = 0x5
568 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
569 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
570 // .. .. reg_ddrc_rd2wr = 0x7
571 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
572 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
573 // .. .. reg_ddrc_wr2rd = 0xe
574 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
575 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
576 // .. .. reg_ddrc_t_xp = 0x4
577 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
578 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
579 // .. .. reg_ddrc_pad_pd = 0x0
580 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
581 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
582 // .. .. reg_ddrc_rd2pre = 0x4
583 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
584 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
585 // .. .. reg_ddrc_t_rcd = 0x7
586 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
587 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
589 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU
,0x720238E5U
),
590 // .. .. reg_ddrc_t_ccd = 0x4
591 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
592 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
593 // .. .. reg_ddrc_t_rrd = 0x4
594 // .. .. ==> 0XF8006020[7:5] = 0x00000004U
595 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U
596 // .. .. reg_ddrc_refresh_margin = 0x2
597 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
598 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
599 // .. .. reg_ddrc_t_rp = 0x7
600 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
601 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
602 // .. .. reg_ddrc_refresh_to_x32 = 0x8
603 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
604 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
605 // .. .. reg_ddrc_mobile = 0x0
606 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
607 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
608 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
609 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
610 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
611 // .. .. reg_ddrc_read_latency = 0x7
612 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
613 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
614 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
615 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
616 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
617 // .. .. reg_ddrc_dis_pad_pd = 0x0
618 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
619 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
621 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU
,0x27087290U
),
622 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
623 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
624 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
625 // .. .. reg_ddrc_prefer_write = 0x0
626 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
627 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
628 // .. .. reg_ddrc_mr_wr = 0x0
629 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
630 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
631 // .. .. reg_ddrc_mr_addr = 0x0
632 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
633 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
634 // .. .. reg_ddrc_mr_data = 0x0
635 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
636 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
637 // .. .. ddrc_reg_mr_wr_busy = 0x0
638 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
639 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
640 // .. .. reg_ddrc_mr_type = 0x0
641 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
642 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
643 // .. .. reg_ddrc_mr_rdata_valid = 0x0
644 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
645 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
647 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U
,0x00000000U
),
648 // .. .. reg_ddrc_final_wait_x32 = 0x7
649 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
650 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
651 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
652 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
653 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
654 // .. .. reg_ddrc_t_mrd = 0x4
655 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
656 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
658 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU
,0x00002007U
),
659 // .. .. reg_ddrc_emr2 = 0x8
660 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
661 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
662 // .. .. reg_ddrc_emr3 = 0x0
663 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
664 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
666 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU
,0x00000008U
),
667 // .. .. reg_ddrc_mr = 0x930
668 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
669 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
670 // .. .. reg_ddrc_emr = 0x4
671 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
672 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
674 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU
,0x00040930U
),
675 // .. .. reg_ddrc_burst_rdwr = 0x4
676 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
677 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
678 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
679 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
680 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
681 // .. .. reg_ddrc_post_cke_x1024 = 0x1
682 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
683 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
684 // .. .. reg_ddrc_burstchop = 0x0
685 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
686 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
688 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU
,0x00011054U
),
689 // .. .. reg_ddrc_force_low_pri_n = 0x0
690 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
691 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
692 // .. .. reg_ddrc_dis_dq = 0x0
693 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
694 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
696 EMIT_MASKWRITE(0XF8006038, 0x00000003U
,0x00000000U
),
697 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
698 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
699 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
700 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
701 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
702 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
703 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
704 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
705 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
706 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
707 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
708 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
709 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
710 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
711 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
713 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU
,0x00000777U
),
714 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
715 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
716 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
717 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
718 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
719 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
720 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
721 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
722 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
723 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
724 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
725 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
726 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
727 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
728 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
729 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
730 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
731 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
732 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
733 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
734 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
735 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
736 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
737 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
739 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU
,0xFFF00000U
),
740 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
741 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
742 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
743 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
744 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
745 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
746 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
747 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
748 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
749 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
750 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
751 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
752 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
753 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
754 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
755 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
756 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
757 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
758 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
759 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
760 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
762 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU
,0x0F666666U
),
763 // .. .. reg_phy_rd_local_odt = 0x0
764 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
765 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
766 // .. .. reg_phy_wr_local_odt = 0x3
767 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
768 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
769 // .. .. reg_phy_idle_local_odt = 0x3
770 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
771 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
773 EMIT_MASKWRITE(0XF8006048, 0x0003F000U
,0x0003C000U
),
774 // .. .. reg_phy_rd_cmd_to_data = 0x0
775 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
776 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
777 // .. .. reg_phy_wr_cmd_to_data = 0x0
778 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
779 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
780 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
781 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
782 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
783 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
784 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
785 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
786 // .. .. reg_phy_use_fixed_re = 0x1
787 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
788 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
789 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
790 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
791 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
792 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
793 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
794 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
795 // .. .. reg_phy_clk_stall_level = 0x0
796 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
797 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
798 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
799 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
800 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
801 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
802 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
803 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
805 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU
,0x77010800U
),
806 // .. .. reg_ddrc_dis_dll_calib = 0x0
807 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
808 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
810 EMIT_MASKWRITE(0XF8006058, 0x00010000U
,0x00000000U
),
811 // .. .. reg_ddrc_rd_odt_delay = 0x3
812 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
813 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
814 // .. .. reg_ddrc_wr_odt_delay = 0x0
815 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
816 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
817 // .. .. reg_ddrc_rd_odt_hold = 0x0
818 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
819 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
820 // .. .. reg_ddrc_wr_odt_hold = 0x5
821 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
822 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
824 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU
,0x00005003U
),
825 // .. .. reg_ddrc_pageclose = 0x0
826 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
827 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
828 // .. .. reg_ddrc_lpr_num_entries = 0x1f
829 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
830 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
831 // .. .. reg_ddrc_auto_pre_en = 0x0
832 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
833 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
834 // .. .. reg_ddrc_refresh_update_level = 0x0
835 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
836 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
837 // .. .. reg_ddrc_dis_wc = 0x0
838 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
839 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
840 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
841 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
842 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
843 // .. .. reg_ddrc_selfref_en = 0x0
844 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
845 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
847 EMIT_MASKWRITE(0XF8006060, 0x000017FFU
,0x0000003EU
),
848 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
849 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
850 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
851 // .. .. reg_arb_go2critical_en = 0x1
852 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
853 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
855 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U
,0x00020000U
),
856 // .. .. reg_ddrc_wrlvl_ww = 0x41
857 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
858 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
859 // .. .. reg_ddrc_rdlvl_rr = 0x41
860 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
861 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
862 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
863 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
864 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
866 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU
,0x00284141U
),
867 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
868 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
869 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
870 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
871 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
872 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
874 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU
,0x00001610U
),
875 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
876 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
877 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
878 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
879 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
880 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
881 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
882 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
883 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
884 // .. .. reg_ddrc_t_cksre = 0x6
885 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
886 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
887 // .. .. reg_ddrc_t_cksrx = 0x6
888 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
889 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
890 // .. .. reg_ddrc_t_ckesr = 0x4
891 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
892 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
894 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU
,0x00466111U
),
895 // .. .. reg_ddrc_t_ckpde = 0x2
896 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
897 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
898 // .. .. reg_ddrc_t_ckpdx = 0x2
899 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
900 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
901 // .. .. reg_ddrc_t_ckdpde = 0x2
902 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
903 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
904 // .. .. reg_ddrc_t_ckdpdx = 0x2
905 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
906 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
907 // .. .. reg_ddrc_t_ckcsx = 0x3
908 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
909 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
911 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU
,0x00032222U
),
912 // .. .. reg_ddrc_dis_auto_zq = 0x0
913 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
914 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
915 // .. .. reg_ddrc_ddr3 = 0x1
916 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
917 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
918 // .. .. reg_ddrc_t_mod = 0x200
919 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
920 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
921 // .. .. reg_ddrc_t_zq_long_nop = 0x200
922 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
923 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
924 // .. .. reg_ddrc_t_zq_short_nop = 0x40
925 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
926 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
928 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU
,0x10200802U
),
929 // .. .. t_zq_short_interval_x1024 = 0xcb73
930 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
931 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
932 // .. .. dram_rstn_x1024 = 0x69
933 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
934 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
936 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU
,0x0690CB73U
),
937 // .. .. deeppowerdown_en = 0x0
938 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
939 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
940 // .. .. deeppowerdown_to_x1024 = 0xff
941 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
942 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
944 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU
,0x000001FEU
),
945 // .. .. dfi_wrlvl_max_x1024 = 0xfff
946 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
947 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
948 // .. .. dfi_rdlvl_max_x1024 = 0xfff
949 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
950 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
951 // .. .. ddrc_reg_twrlvl_max_error = 0x0
952 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
953 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
954 // .. .. ddrc_reg_trdlvl_max_error = 0x0
955 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
956 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
957 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
958 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
959 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
960 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
961 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
962 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
963 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
964 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
965 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
967 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU
,0x1CFFFFFFU
),
968 // .. .. reg_ddrc_skip_ocd = 0x1
969 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
970 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
972 EMIT_MASKWRITE(0XF80060B4, 0x00000200U
,0x00000200U
),
973 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
974 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
975 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
976 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
977 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
978 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
979 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
980 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
981 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
983 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU
,0x00200066U
),
984 // .. .. START: RESET ECC ERROR
985 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
986 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
987 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
988 // .. .. Clear_Correctable_DRAM_ECC_error = 1
989 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
990 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
992 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000003U
),
993 // .. .. FINISH: RESET ECC ERROR
994 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
995 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
996 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
997 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
998 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
999 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1001 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000000U
),
1002 // .. .. CORR_ECC_LOG_VALID = 0x0
1003 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1004 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1005 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1006 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1007 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
1009 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU
,0x00000000U
),
1010 // .. .. UNCORR_ECC_LOG_VALID = 0x0
1011 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1012 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1014 EMIT_MASKWRITE(0XF80060DC, 0x00000001U
,0x00000000U
),
1015 // .. .. STAT_NUM_CORR_ERR = 0x0
1016 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1017 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
1018 // .. .. STAT_NUM_UNCORR_ERR = 0x0
1019 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1020 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
1022 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU
,0x00000000U
),
1023 // .. .. reg_ddrc_ecc_mode = 0x0
1024 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1025 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
1026 // .. .. reg_ddrc_dis_scrub = 0x1
1027 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1028 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
1030 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU
,0x00000008U
),
1031 // .. .. reg_phy_dif_on = 0x0
1032 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1033 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
1034 // .. .. reg_phy_dif_off = 0x0
1035 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1036 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
1038 EMIT_MASKWRITE(0XF8006114, 0x000000FFU
,0x00000000U
),
1039 // .. .. reg_phy_data_slice_in_use = 0x1
1040 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1041 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1042 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1043 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1044 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1045 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1046 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1047 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1048 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1049 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1050 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1051 // .. .. reg_phy_bist_shift_dq = 0x0
1052 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1053 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1054 // .. .. reg_phy_bist_err_clr = 0x0
1055 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1056 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1057 // .. .. reg_phy_dq_offset = 0x40
1058 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1059 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1061 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU
,0x40000001U
),
1062 // .. .. reg_phy_data_slice_in_use = 0x1
1063 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1064 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1065 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1066 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1067 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1068 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1069 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1070 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1071 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1072 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1073 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1074 // .. .. reg_phy_bist_shift_dq = 0x0
1075 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1076 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1077 // .. .. reg_phy_bist_err_clr = 0x0
1078 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1079 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1080 // .. .. reg_phy_dq_offset = 0x40
1081 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1082 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1084 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU
,0x40000001U
),
1085 // .. .. reg_phy_data_slice_in_use = 0x1
1086 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1087 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1088 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1089 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1090 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1091 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1092 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1093 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1094 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1095 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1096 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1097 // .. .. reg_phy_bist_shift_dq = 0x0
1098 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1099 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1100 // .. .. reg_phy_bist_err_clr = 0x0
1101 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1102 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1103 // .. .. reg_phy_dq_offset = 0x40
1104 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1105 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1107 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU
,0x40000001U
),
1108 // .. .. reg_phy_data_slice_in_use = 0x1
1109 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1110 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1111 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1112 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1113 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1114 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1115 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1116 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1117 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1118 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1119 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1120 // .. .. reg_phy_bist_shift_dq = 0x0
1121 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1122 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1123 // .. .. reg_phy_bist_err_clr = 0x0
1124 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1125 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1126 // .. .. reg_phy_dq_offset = 0x40
1127 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1128 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1130 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU
,0x40000001U
),
1131 // .. .. reg_phy_wrlvl_init_ratio = 0x1e
1132 // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
1133 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001EU
1134 // .. .. reg_phy_gatelvl_init_ratio = 0xee
1135 // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
1136 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U
1138 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU
,0x0003B81EU
),
1139 // .. .. reg_phy_wrlvl_init_ratio = 0x25
1140 // .. .. ==> 0XF8006130[9:0] = 0x00000025U
1141 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000025U
1142 // .. .. reg_phy_gatelvl_init_ratio = 0x10d
1143 // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
1144 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00043400U
1146 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU
,0x00043425U
),
1147 // .. .. reg_phy_wrlvl_init_ratio = 0x19
1148 // .. .. ==> 0XF8006134[9:0] = 0x00000019U
1149 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000019U
1150 // .. .. reg_phy_gatelvl_init_ratio = 0xf3
1151 // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
1152 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003CC00U
1154 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU
,0x0003CC19U
),
1155 // .. .. reg_phy_wrlvl_init_ratio = 0x2a
1156 // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
1157 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002AU
1158 // .. .. reg_phy_gatelvl_init_ratio = 0x109
1159 // .. .. ==> 0XF8006138[19:10] = 0x00000109U
1160 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00042400U
1162 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU
,0x0004242AU
),
1163 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1164 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1165 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1166 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1167 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1168 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1169 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1170 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1171 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1173 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU
,0x00000035U
),
1174 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1175 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1176 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1177 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1178 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1179 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1180 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1181 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1182 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1184 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU
,0x00000035U
),
1185 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1186 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1187 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1188 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1189 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1190 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1191 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1192 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1193 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1195 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU
,0x00000035U
),
1196 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1197 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1198 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1199 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1200 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1201 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1202 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1203 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1204 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1206 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU
,0x00000035U
),
1207 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
1208 // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
1209 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009EU
1210 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1211 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1212 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1213 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1214 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1215 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1217 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU
,0x0000009EU
),
1218 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
1219 // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
1220 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A5U
1221 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1222 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1223 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1224 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1225 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1226 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1228 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU
,0x000000A5U
),
1229 // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
1230 // .. .. ==> 0XF800615C[9:0] = 0x00000099U
1231 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000099U
1232 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1233 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1234 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1235 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1236 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1237 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1239 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU
,0x00000099U
),
1240 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
1241 // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
1242 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AAU
1243 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1244 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1245 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1246 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1247 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1248 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1250 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU
,0x000000AAU
),
1251 // .. .. reg_phy_fifo_we_slave_ratio = 0x143
1252 // .. .. ==> 0XF8006168[10:0] = 0x00000143U
1253 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U
1254 // .. .. reg_phy_fifo_we_in_force = 0x0
1255 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1256 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1257 // .. .. reg_phy_fifo_we_in_delay = 0x0
1258 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1259 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1261 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU
,0x00000143U
),
1262 // .. .. reg_phy_fifo_we_slave_ratio = 0x162
1263 // .. .. ==> 0XF800616C[10:0] = 0x00000162U
1264 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000162U
1265 // .. .. reg_phy_fifo_we_in_force = 0x0
1266 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1267 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1268 // .. .. reg_phy_fifo_we_in_delay = 0x0
1269 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1270 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1272 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU
,0x00000162U
),
1273 // .. .. reg_phy_fifo_we_slave_ratio = 0x148
1274 // .. .. ==> 0XF8006170[10:0] = 0x00000148U
1275 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000148U
1276 // .. .. reg_phy_fifo_we_in_force = 0x0
1277 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1278 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1279 // .. .. reg_phy_fifo_we_in_delay = 0x0
1280 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1281 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1283 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU
,0x00000148U
),
1284 // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
1285 // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
1286 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000015EU
1287 // .. .. reg_phy_fifo_we_in_force = 0x0
1288 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1289 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1290 // .. .. reg_phy_fifo_we_in_delay = 0x0
1291 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1292 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1294 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU
,0x0000015EU
),
1295 // .. .. reg_phy_wr_data_slave_ratio = 0xde
1296 // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
1297 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DEU
1298 // .. .. reg_phy_wr_data_slave_force = 0x0
1299 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1300 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1301 // .. .. reg_phy_wr_data_slave_delay = 0x0
1302 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1303 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1305 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU
,0x000000DEU
),
1306 // .. .. reg_phy_wr_data_slave_ratio = 0xe5
1307 // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
1308 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E5U
1309 // .. .. reg_phy_wr_data_slave_force = 0x0
1310 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1311 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1312 // .. .. reg_phy_wr_data_slave_delay = 0x0
1313 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1314 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1316 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU
,0x000000E5U
),
1317 // .. .. reg_phy_wr_data_slave_ratio = 0xd9
1318 // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
1319 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D9U
1320 // .. .. reg_phy_wr_data_slave_force = 0x0
1321 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1322 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1323 // .. .. reg_phy_wr_data_slave_delay = 0x0
1324 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1325 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1327 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU
,0x000000D9U
),
1328 // .. .. reg_phy_wr_data_slave_ratio = 0xea
1329 // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
1330 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EAU
1331 // .. .. reg_phy_wr_data_slave_force = 0x0
1332 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1333 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1334 // .. .. reg_phy_wr_data_slave_delay = 0x0
1335 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1336 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1338 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU
,0x000000EAU
),
1339 // .. .. reg_phy_bl2 = 0x0
1340 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1341 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1342 // .. .. reg_phy_at_spd_atpg = 0x0
1343 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1344 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1345 // .. .. reg_phy_bist_enable = 0x0
1346 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1347 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1348 // .. .. reg_phy_bist_force_err = 0x0
1349 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1350 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1351 // .. .. reg_phy_bist_mode = 0x0
1352 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1353 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
1354 // .. .. reg_phy_invert_clkout = 0x1
1355 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1356 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
1357 // .. .. reg_phy_sel_logic = 0x0
1358 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1359 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
1360 // .. .. reg_phy_ctrl_slave_ratio = 0x100
1361 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1362 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
1363 // .. .. reg_phy_ctrl_slave_force = 0x0
1364 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1365 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
1366 // .. .. reg_phy_ctrl_slave_delay = 0x0
1367 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1368 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
1369 // .. .. reg_phy_lpddr = 0x0
1370 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1371 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
1372 // .. .. reg_phy_cmd_latency = 0x0
1373 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1374 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
1376 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU
,0x00040080U
),
1377 // .. .. reg_phy_wr_rl_delay = 0x2
1378 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1379 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
1380 // .. .. reg_phy_rd_rl_delay = 0x4
1381 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1382 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
1383 // .. .. reg_phy_dll_lock_diff = 0xf
1384 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1385 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
1386 // .. .. reg_phy_use_wr_level = 0x1
1387 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1388 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
1389 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1390 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1391 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
1392 // .. .. reg_phy_use_rd_data_eye_level = 0x1
1393 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1394 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
1395 // .. .. reg_phy_dis_calib_rst = 0x0
1396 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1397 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1398 // .. .. reg_phy_ctrl_slave_delay = 0x0
1399 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1400 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
1402 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU
,0x0001FC82U
),
1403 // .. .. reg_arb_page_addr_mask = 0x0
1404 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1405 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1407 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU
,0x00000000U
),
1408 // .. .. reg_arb_pri_wr_portn = 0x3ff
1409 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1410 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1411 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1412 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1413 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1414 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1415 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1416 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1417 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1418 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1419 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1421 EMIT_MASKWRITE(0XF8006208, 0x000703FFU
,0x000003FFU
),
1422 // .. .. reg_arb_pri_wr_portn = 0x3ff
1423 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1424 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1425 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1426 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1427 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1428 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1429 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1430 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1431 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1432 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1433 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1435 EMIT_MASKWRITE(0XF800620C, 0x000703FFU
,0x000003FFU
),
1436 // .. .. reg_arb_pri_wr_portn = 0x3ff
1437 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1438 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1439 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1440 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1441 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1442 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1443 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1444 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1445 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1446 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1447 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1449 EMIT_MASKWRITE(0XF8006210, 0x000703FFU
,0x000003FFU
),
1450 // .. .. reg_arb_pri_wr_portn = 0x3ff
1451 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1452 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1453 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1454 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1455 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1456 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1457 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1458 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1459 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1460 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1461 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1463 EMIT_MASKWRITE(0XF8006214, 0x000703FFU
,0x000003FFU
),
1464 // .. .. reg_arb_pri_rd_portn = 0x3ff
1465 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1466 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1467 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1468 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1469 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1470 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1471 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1472 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1473 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1474 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1475 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1476 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1477 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1478 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1480 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU
,0x000003FFU
),
1481 // .. .. reg_arb_pri_rd_portn = 0x3ff
1482 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1483 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1484 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1485 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1486 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1487 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1488 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1489 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1490 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1491 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1492 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1493 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1494 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1495 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1497 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU
,0x000003FFU
),
1498 // .. .. reg_arb_pri_rd_portn = 0x3ff
1499 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1500 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1501 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1502 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1503 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1504 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1505 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1506 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1507 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1508 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1509 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1510 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1511 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1512 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1514 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU
,0x000003FFU
),
1515 // .. .. reg_arb_pri_rd_portn = 0x3ff
1516 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1517 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1518 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1519 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1520 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1521 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1522 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1523 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1524 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1525 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1526 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1527 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1528 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1529 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1531 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU
,0x000003FFU
),
1532 // .. .. reg_ddrc_lpddr2 = 0x0
1533 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1534 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1535 // .. .. reg_ddrc_derate_enable = 0x0
1536 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1537 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1538 // .. .. reg_ddrc_mr4_margin = 0x0
1539 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1540 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
1542 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U
,0x00000000U
),
1543 // .. .. reg_ddrc_mr4_read_interval = 0x0
1544 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1545 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1547 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU
,0x00000000U
),
1548 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1549 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1550 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
1551 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1552 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1553 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
1554 // .. .. reg_ddrc_t_mrw = 0x5
1555 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1556 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
1558 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU
,0x00005125U
),
1559 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1560 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1561 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
1562 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1563 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1564 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
1566 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU
,0x000012A8U
),
1567 // .. .. START: POLL ON DCI STATUS
1569 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1570 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
1572 EMIT_MASKPOLL(0XF8000B74, 0x00002000U
),
1573 // .. .. FINISH: POLL ON DCI STATUS
1574 // .. .. START: UNLOCK DDR
1575 // .. .. reg_ddrc_soft_rstb = 0x1
1576 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1577 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1578 // .. .. reg_ddrc_powerdown_en = 0x0
1579 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1580 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1581 // .. .. reg_ddrc_data_bus_width = 0x0
1582 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1583 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
1584 // .. .. reg_ddrc_burst8_refresh = 0x0
1585 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1586 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
1587 // .. .. reg_ddrc_rdwr_idle_gap = 1
1588 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1589 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
1590 // .. .. reg_ddrc_dis_rd_bypass = 0x0
1591 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1592 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
1593 // .. .. reg_ddrc_dis_act_bypass = 0x0
1594 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1595 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
1596 // .. .. reg_ddrc_dis_auto_refresh = 0x0
1597 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1598 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1600 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000081U
),
1601 // .. .. FINISH: UNLOCK DDR
1602 // .. .. START: CHECK DDR STATUS
1603 // .. .. ddrc_reg_operating_mode = 1
1604 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1605 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
1607 EMIT_MASKPOLL(0XF8006054, 0x00000007U
),
1608 // .. .. FINISH: CHECK DDR STATUS
1609 // .. FINISH: DDR INITIALIZATION
1617 unsigned long ps7_mio_init_data_3_0
[] = {
1619 // .. START: SLCR SETTINGS
1620 // .. UNLOCK_KEY = 0XDF0D
1621 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1622 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
1624 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
1625 // .. FINISH: SLCR SETTINGS
1626 // .. START: OCM REMAPPING
1628 // .. ==> 0XF8000B00[0:0] = 0x00000001U
1629 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
1630 // .. VREF_SEL = 0x0
1631 // .. ==> 0XF8000B00[6:4] = 0x00000000U
1632 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
1634 EMIT_MASKWRITE(0XF8000B00, 0x00000071U
,0x00000001U
),
1635 // .. FINISH: OCM REMAPPING
1636 // .. START: DDRIOB SETTINGS
1637 // .. reserved_INP_POWER = 0x0
1638 // .. ==> 0XF8000B40[0:0] = 0x00000000U
1639 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1640 // .. INP_TYPE = 0x0
1641 // .. ==> 0XF8000B40[2:1] = 0x00000000U
1642 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1643 // .. DCI_UPDATE_B = 0x0
1644 // .. ==> 0XF8000B40[3:3] = 0x00000000U
1645 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1647 // .. ==> 0XF8000B40[4:4] = 0x00000000U
1648 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1649 // .. DCI_TYPE = 0x0
1650 // .. ==> 0XF8000B40[6:5] = 0x00000000U
1651 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1652 // .. IBUF_DISABLE_MODE = 0x0
1653 // .. ==> 0XF8000B40[7:7] = 0x00000000U
1654 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1655 // .. TERM_DISABLE_MODE = 0x0
1656 // .. ==> 0XF8000B40[8:8] = 0x00000000U
1657 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1658 // .. OUTPUT_EN = 0x3
1659 // .. ==> 0XF8000B40[10:9] = 0x00000003U
1660 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1661 // .. PULLUP_EN = 0x0
1662 // .. ==> 0XF8000B40[11:11] = 0x00000000U
1663 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1665 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU
,0x00000600U
),
1666 // .. reserved_INP_POWER = 0x0
1667 // .. ==> 0XF8000B44[0:0] = 0x00000000U
1668 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1669 // .. INP_TYPE = 0x0
1670 // .. ==> 0XF8000B44[2:1] = 0x00000000U
1671 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1672 // .. DCI_UPDATE_B = 0x0
1673 // .. ==> 0XF8000B44[3:3] = 0x00000000U
1674 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1676 // .. ==> 0XF8000B44[4:4] = 0x00000000U
1677 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1678 // .. DCI_TYPE = 0x0
1679 // .. ==> 0XF8000B44[6:5] = 0x00000000U
1680 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1681 // .. IBUF_DISABLE_MODE = 0x0
1682 // .. ==> 0XF8000B44[7:7] = 0x00000000U
1683 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1684 // .. TERM_DISABLE_MODE = 0x0
1685 // .. ==> 0XF8000B44[8:8] = 0x00000000U
1686 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1687 // .. OUTPUT_EN = 0x3
1688 // .. ==> 0XF8000B44[10:9] = 0x00000003U
1689 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1690 // .. PULLUP_EN = 0x0
1691 // .. ==> 0XF8000B44[11:11] = 0x00000000U
1692 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1694 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU
,0x00000600U
),
1695 // .. reserved_INP_POWER = 0x0
1696 // .. ==> 0XF8000B48[0:0] = 0x00000000U
1697 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1698 // .. INP_TYPE = 0x1
1699 // .. ==> 0XF8000B48[2:1] = 0x00000001U
1700 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1701 // .. DCI_UPDATE_B = 0x0
1702 // .. ==> 0XF8000B48[3:3] = 0x00000000U
1703 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1705 // .. ==> 0XF8000B48[4:4] = 0x00000001U
1706 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1707 // .. DCI_TYPE = 0x3
1708 // .. ==> 0XF8000B48[6:5] = 0x00000003U
1709 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1710 // .. IBUF_DISABLE_MODE = 0
1711 // .. ==> 0XF8000B48[7:7] = 0x00000000U
1712 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1713 // .. TERM_DISABLE_MODE = 0
1714 // .. ==> 0XF8000B48[8:8] = 0x00000000U
1715 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1716 // .. OUTPUT_EN = 0x3
1717 // .. ==> 0XF8000B48[10:9] = 0x00000003U
1718 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1719 // .. PULLUP_EN = 0x0
1720 // .. ==> 0XF8000B48[11:11] = 0x00000000U
1721 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1723 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU
,0x00000672U
),
1724 // .. reserved_INP_POWER = 0x0
1725 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1726 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1727 // .. INP_TYPE = 0x1
1728 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1729 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1730 // .. DCI_UPDATE_B = 0x0
1731 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1732 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1734 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1735 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1736 // .. DCI_TYPE = 0x3
1737 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1738 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1739 // .. IBUF_DISABLE_MODE = 0
1740 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1741 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1742 // .. TERM_DISABLE_MODE = 0
1743 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1744 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1745 // .. OUTPUT_EN = 0x3
1746 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1747 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1748 // .. PULLUP_EN = 0x0
1749 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1750 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1752 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU
,0x00000672U
),
1753 // .. reserved_INP_POWER = 0x0
1754 // .. ==> 0XF8000B50[0:0] = 0x00000000U
1755 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1756 // .. INP_TYPE = 0x2
1757 // .. ==> 0XF8000B50[2:1] = 0x00000002U
1758 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1759 // .. DCI_UPDATE_B = 0x0
1760 // .. ==> 0XF8000B50[3:3] = 0x00000000U
1761 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1763 // .. ==> 0XF8000B50[4:4] = 0x00000001U
1764 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1765 // .. DCI_TYPE = 0x3
1766 // .. ==> 0XF8000B50[6:5] = 0x00000003U
1767 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1768 // .. IBUF_DISABLE_MODE = 0
1769 // .. ==> 0XF8000B50[7:7] = 0x00000000U
1770 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1771 // .. TERM_DISABLE_MODE = 0
1772 // .. ==> 0XF8000B50[8:8] = 0x00000000U
1773 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1774 // .. OUTPUT_EN = 0x3
1775 // .. ==> 0XF8000B50[10:9] = 0x00000003U
1776 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1777 // .. PULLUP_EN = 0x0
1778 // .. ==> 0XF8000B50[11:11] = 0x00000000U
1779 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1781 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU
,0x00000674U
),
1782 // .. reserved_INP_POWER = 0x0
1783 // .. ==> 0XF8000B54[0:0] = 0x00000000U
1784 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1785 // .. INP_TYPE = 0x2
1786 // .. ==> 0XF8000B54[2:1] = 0x00000002U
1787 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1788 // .. DCI_UPDATE_B = 0x0
1789 // .. ==> 0XF8000B54[3:3] = 0x00000000U
1790 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1792 // .. ==> 0XF8000B54[4:4] = 0x00000001U
1793 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1794 // .. DCI_TYPE = 0x3
1795 // .. ==> 0XF8000B54[6:5] = 0x00000003U
1796 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1797 // .. IBUF_DISABLE_MODE = 0
1798 // .. ==> 0XF8000B54[7:7] = 0x00000000U
1799 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1800 // .. TERM_DISABLE_MODE = 0
1801 // .. ==> 0XF8000B54[8:8] = 0x00000000U
1802 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1803 // .. OUTPUT_EN = 0x3
1804 // .. ==> 0XF8000B54[10:9] = 0x00000003U
1805 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1806 // .. PULLUP_EN = 0x0
1807 // .. ==> 0XF8000B54[11:11] = 0x00000000U
1808 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1810 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU
,0x00000674U
),
1811 // .. reserved_INP_POWER = 0x0
1812 // .. ==> 0XF8000B58[0:0] = 0x00000000U
1813 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1814 // .. INP_TYPE = 0x0
1815 // .. ==> 0XF8000B58[2:1] = 0x00000000U
1816 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1817 // .. DCI_UPDATE_B = 0x0
1818 // .. ==> 0XF8000B58[3:3] = 0x00000000U
1819 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1821 // .. ==> 0XF8000B58[4:4] = 0x00000000U
1822 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1823 // .. DCI_TYPE = 0x0
1824 // .. ==> 0XF8000B58[6:5] = 0x00000000U
1825 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1826 // .. IBUF_DISABLE_MODE = 0x0
1827 // .. ==> 0XF8000B58[7:7] = 0x00000000U
1828 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1829 // .. TERM_DISABLE_MODE = 0x0
1830 // .. ==> 0XF8000B58[8:8] = 0x00000000U
1831 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1832 // .. OUTPUT_EN = 0x3
1833 // .. ==> 0XF8000B58[10:9] = 0x00000003U
1834 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1835 // .. PULLUP_EN = 0x0
1836 // .. ==> 0XF8000B58[11:11] = 0x00000000U
1837 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1839 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU
,0x00000600U
),
1840 // .. reserved_DRIVE_P = 0x1c
1841 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1842 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1843 // .. reserved_DRIVE_N = 0xc
1844 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1845 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1846 // .. reserved_SLEW_P = 0x3
1847 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1848 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
1849 // .. reserved_SLEW_N = 0x3
1850 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1851 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
1852 // .. reserved_GTL = 0x0
1853 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1854 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1855 // .. reserved_RTERM = 0x0
1856 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1857 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1859 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU
,0x0018C61CU
),
1860 // .. reserved_DRIVE_P = 0x1c
1861 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1862 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1863 // .. reserved_DRIVE_N = 0xc
1864 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1865 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1866 // .. reserved_SLEW_P = 0x6
1867 // .. ==> 0XF8000B60[18:14] = 0x00000006U
1868 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1869 // .. reserved_SLEW_N = 0x1f
1870 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1871 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1872 // .. reserved_GTL = 0x0
1873 // .. ==> 0XF8000B60[26:24] = 0x00000000U
1874 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1875 // .. reserved_RTERM = 0x0
1876 // .. ==> 0XF8000B60[31:27] = 0x00000000U
1877 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1879 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU
,0x00F9861CU
),
1880 // .. reserved_DRIVE_P = 0x1c
1881 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1882 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1883 // .. reserved_DRIVE_N = 0xc
1884 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1885 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1886 // .. reserved_SLEW_P = 0x6
1887 // .. ==> 0XF8000B64[18:14] = 0x00000006U
1888 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1889 // .. reserved_SLEW_N = 0x1f
1890 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1891 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1892 // .. reserved_GTL = 0x0
1893 // .. ==> 0XF8000B64[26:24] = 0x00000000U
1894 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1895 // .. reserved_RTERM = 0x0
1896 // .. ==> 0XF8000B64[31:27] = 0x00000000U
1897 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1899 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU
,0x00F9861CU
),
1900 // .. reserved_DRIVE_P = 0x1c
1901 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1902 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1903 // .. reserved_DRIVE_N = 0xc
1904 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1905 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1906 // .. reserved_SLEW_P = 0x6
1907 // .. ==> 0XF8000B68[18:14] = 0x00000006U
1908 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1909 // .. reserved_SLEW_N = 0x1f
1910 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1911 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1912 // .. reserved_GTL = 0x0
1913 // .. ==> 0XF8000B68[26:24] = 0x00000000U
1914 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1915 // .. reserved_RTERM = 0x0
1916 // .. ==> 0XF8000B68[31:27] = 0x00000000U
1917 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1919 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU
,0x00F9861CU
),
1920 // .. VREF_INT_EN = 0x1
1921 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1922 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
1923 // .. VREF_SEL = 0x4
1924 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1925 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
1926 // .. VREF_EXT_EN = 0x0
1927 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1928 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1929 // .. reserved_VREF_PULLUP_EN = 0x0
1930 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1931 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
1932 // .. REFIO_EN = 0x1
1933 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1934 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
1935 // .. reserved_REFIO_TEST = 0x3
1936 // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1937 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
1938 // .. reserved_REFIO_PULLUP_EN = 0x0
1939 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1940 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
1941 // .. reserved_DRST_B_PULLUP_EN = 0x0
1942 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1943 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
1944 // .. reserved_CKE_PULLUP_EN = 0x0
1945 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1946 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
1948 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU
,0x00000E09U
),
1949 // .. .. START: ASSERT RESET
1951 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1952 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1954 EMIT_MASKWRITE(0XF8000B70, 0x00000001U
,0x00000001U
),
1955 // .. .. FINISH: ASSERT RESET
1956 // .. .. START: DEASSERT RESET
1958 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1959 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1960 // .. .. reserved_VRN_OUT = 0x1
1961 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1962 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
1964 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000020U
),
1965 // .. .. FINISH: DEASSERT RESET
1966 // .. .. RESET = 0x1
1967 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1968 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1969 // .. .. ENABLE = 0x1
1970 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1971 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
1972 // .. .. reserved_VRP_TRI = 0x0
1973 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
1974 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1975 // .. .. reserved_VRN_TRI = 0x0
1976 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
1977 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1978 // .. .. reserved_VRP_OUT = 0x0
1979 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
1980 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1981 // .. .. reserved_VRN_OUT = 0x1
1982 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1983 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
1984 // .. .. NREF_OPT1 = 0x0
1985 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
1986 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
1987 // .. .. NREF_OPT2 = 0x0
1988 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
1989 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
1990 // .. .. NREF_OPT4 = 0x1
1991 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
1992 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
1993 // .. .. PREF_OPT1 = 0x0
1994 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
1995 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U
1996 // .. .. PREF_OPT2 = 0x0
1997 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
1998 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
1999 // .. .. UPDATE_CONTROL = 0x0
2000 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
2001 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
2002 // .. .. reserved_INIT_COMPLETE = 0x0
2003 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
2004 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
2005 // .. .. reserved_TST_CLK = 0x0
2006 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
2007 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
2008 // .. .. reserved_TST_HLN = 0x0
2009 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2010 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
2011 // .. .. reserved_TST_HLP = 0x0
2012 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2013 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
2014 // .. .. reserved_TST_RST = 0x0
2015 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2016 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
2017 // .. .. reserved_INT_DCI_EN = 0x0
2018 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2019 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
2021 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU
,0x00000823U
),
2022 // .. FINISH: DDRIOB SETTINGS
2023 // .. START: MIO PROGRAMMING
2024 // .. TRI_ENABLE = 0
2025 // .. ==> 0XF8000700[0:0] = 0x00000000U
2026 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2028 // .. ==> 0XF8000700[1:1] = 0x00000001U
2029 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2031 // .. ==> 0XF8000700[2:2] = 0x00000000U
2032 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2034 // .. ==> 0XF8000700[4:3] = 0x00000000U
2035 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2037 // .. ==> 0XF8000700[7:5] = 0x00000000U
2038 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2040 // .. ==> 0XF8000700[8:8] = 0x00000000U
2041 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2043 // .. ==> 0XF8000700[11:9] = 0x00000001U
2044 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2046 // .. ==> 0XF8000700[12:12] = 0x00000001U
2047 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2048 // .. DisableRcvr = 0
2049 // .. ==> 0XF8000700[13:13] = 0x00000000U
2050 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2052 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU
,0x00001202U
),
2053 // .. TRI_ENABLE = 0
2054 // .. ==> 0XF8000704[0:0] = 0x00000000U
2055 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2057 // .. ==> 0XF8000704[1:1] = 0x00000001U
2058 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2060 // .. ==> 0XF8000704[2:2] = 0x00000000U
2061 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2063 // .. ==> 0XF8000704[4:3] = 0x00000000U
2064 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2066 // .. ==> 0XF8000704[7:5] = 0x00000000U
2067 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2069 // .. ==> 0XF8000704[8:8] = 0x00000000U
2070 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2072 // .. ==> 0XF8000704[11:9] = 0x00000001U
2073 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2075 // .. ==> 0XF8000704[12:12] = 0x00000001U
2076 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2077 // .. DisableRcvr = 0
2078 // .. ==> 0XF8000704[13:13] = 0x00000000U
2079 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2081 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU
,0x00001202U
),
2082 // .. TRI_ENABLE = 0
2083 // .. ==> 0XF8000708[0:0] = 0x00000000U
2084 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2086 // .. ==> 0XF8000708[1:1] = 0x00000001U
2087 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2089 // .. ==> 0XF8000708[2:2] = 0x00000000U
2090 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2092 // .. ==> 0XF8000708[4:3] = 0x00000000U
2093 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2095 // .. ==> 0XF8000708[7:5] = 0x00000000U
2096 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2098 // .. ==> 0XF8000708[8:8] = 0x00000000U
2099 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2101 // .. ==> 0XF8000708[11:9] = 0x00000001U
2102 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2104 // .. ==> 0XF8000708[12:12] = 0x00000000U
2105 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2106 // .. DisableRcvr = 0
2107 // .. ==> 0XF8000708[13:13] = 0x00000000U
2108 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2110 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU
,0x00000202U
),
2111 // .. TRI_ENABLE = 0
2112 // .. ==> 0XF800070C[0:0] = 0x00000000U
2113 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2115 // .. ==> 0XF800070C[1:1] = 0x00000001U
2116 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2118 // .. ==> 0XF800070C[2:2] = 0x00000000U
2119 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2121 // .. ==> 0XF800070C[4:3] = 0x00000000U
2122 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2124 // .. ==> 0XF800070C[7:5] = 0x00000000U
2125 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2127 // .. ==> 0XF800070C[8:8] = 0x00000000U
2128 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2130 // .. ==> 0XF800070C[11:9] = 0x00000001U
2131 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2133 // .. ==> 0XF800070C[12:12] = 0x00000000U
2134 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2135 // .. DisableRcvr = 0
2136 // .. ==> 0XF800070C[13:13] = 0x00000000U
2137 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2139 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU
,0x00000202U
),
2140 // .. TRI_ENABLE = 0
2141 // .. ==> 0XF8000710[0:0] = 0x00000000U
2142 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2144 // .. ==> 0XF8000710[1:1] = 0x00000001U
2145 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2147 // .. ==> 0XF8000710[2:2] = 0x00000000U
2148 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2150 // .. ==> 0XF8000710[4:3] = 0x00000000U
2151 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2153 // .. ==> 0XF8000710[7:5] = 0x00000000U
2154 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2156 // .. ==> 0XF8000710[8:8] = 0x00000000U
2157 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2159 // .. ==> 0XF8000710[11:9] = 0x00000001U
2160 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2162 // .. ==> 0XF8000710[12:12] = 0x00000000U
2163 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2164 // .. DisableRcvr = 0
2165 // .. ==> 0XF8000710[13:13] = 0x00000000U
2166 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2168 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU
,0x00000202U
),
2169 // .. TRI_ENABLE = 0
2170 // .. ==> 0XF8000714[0:0] = 0x00000000U
2171 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2173 // .. ==> 0XF8000714[1:1] = 0x00000001U
2174 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2176 // .. ==> 0XF8000714[2:2] = 0x00000000U
2177 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2179 // .. ==> 0XF8000714[4:3] = 0x00000000U
2180 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2182 // .. ==> 0XF8000714[7:5] = 0x00000000U
2183 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2185 // .. ==> 0XF8000714[8:8] = 0x00000000U
2186 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2188 // .. ==> 0XF8000714[11:9] = 0x00000001U
2189 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2191 // .. ==> 0XF8000714[12:12] = 0x00000000U
2192 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2193 // .. DisableRcvr = 0
2194 // .. ==> 0XF8000714[13:13] = 0x00000000U
2195 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2197 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU
,0x00000202U
),
2198 // .. TRI_ENABLE = 0
2199 // .. ==> 0XF8000718[0:0] = 0x00000000U
2200 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2202 // .. ==> 0XF8000718[1:1] = 0x00000001U
2203 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2205 // .. ==> 0XF8000718[2:2] = 0x00000000U
2206 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2208 // .. ==> 0XF8000718[4:3] = 0x00000000U
2209 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2211 // .. ==> 0XF8000718[7:5] = 0x00000000U
2212 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2214 // .. ==> 0XF8000718[8:8] = 0x00000000U
2215 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2217 // .. ==> 0XF8000718[11:9] = 0x00000001U
2218 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2220 // .. ==> 0XF8000718[12:12] = 0x00000000U
2221 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2222 // .. DisableRcvr = 0
2223 // .. ==> 0XF8000718[13:13] = 0x00000000U
2224 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2226 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU
,0x00000202U
),
2227 // .. TRI_ENABLE = 0
2228 // .. ==> 0XF800071C[0:0] = 0x00000000U
2229 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2231 // .. ==> 0XF800071C[1:1] = 0x00000000U
2232 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2234 // .. ==> 0XF800071C[2:2] = 0x00000000U
2235 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2237 // .. ==> 0XF800071C[4:3] = 0x00000000U
2238 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2240 // .. ==> 0XF800071C[7:5] = 0x00000000U
2241 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2243 // .. ==> 0XF800071C[8:8] = 0x00000000U
2244 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2246 // .. ==> 0XF800071C[11:9] = 0x00000001U
2247 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2249 // .. ==> 0XF800071C[12:12] = 0x00000000U
2250 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2251 // .. DisableRcvr = 0
2252 // .. ==> 0XF800071C[13:13] = 0x00000000U
2253 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2255 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU
,0x00000200U
),
2256 // .. TRI_ENABLE = 0
2257 // .. ==> 0XF8000720[0:0] = 0x00000000U
2258 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2260 // .. ==> 0XF8000720[1:1] = 0x00000001U
2261 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2263 // .. ==> 0XF8000720[2:2] = 0x00000000U
2264 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2266 // .. ==> 0XF8000720[4:3] = 0x00000000U
2267 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2269 // .. ==> 0XF8000720[7:5] = 0x00000000U
2270 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2272 // .. ==> 0XF8000720[8:8] = 0x00000000U
2273 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2275 // .. ==> 0XF8000720[11:9] = 0x00000001U
2276 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2278 // .. ==> 0XF8000720[12:12] = 0x00000000U
2279 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2280 // .. DisableRcvr = 0
2281 // .. ==> 0XF8000720[13:13] = 0x00000000U
2282 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2284 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU
,0x00000202U
),
2285 // .. TRI_ENABLE = 0
2286 // .. ==> 0XF8000724[0:0] = 0x00000000U
2287 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2289 // .. ==> 0XF8000724[1:1] = 0x00000001U
2290 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2292 // .. ==> 0XF8000724[2:2] = 0x00000000U
2293 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2295 // .. ==> 0XF8000724[4:3] = 0x00000000U
2296 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2298 // .. ==> 0XF8000724[7:5] = 0x00000000U
2299 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2301 // .. ==> 0XF8000724[8:8] = 0x00000000U
2302 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2304 // .. ==> 0XF8000724[11:9] = 0x00000001U
2305 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2307 // .. ==> 0XF8000724[12:12] = 0x00000001U
2308 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2309 // .. DisableRcvr = 0
2310 // .. ==> 0XF8000724[13:13] = 0x00000000U
2311 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2313 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU
,0x00001202U
),
2314 // .. TRI_ENABLE = 0
2315 // .. ==> 0XF8000728[0:0] = 0x00000000U
2316 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2318 // .. ==> 0XF8000728[1:1] = 0x00000001U
2319 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2321 // .. ==> 0XF8000728[2:2] = 0x00000000U
2322 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2324 // .. ==> 0XF8000728[4:3] = 0x00000000U
2325 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2327 // .. ==> 0XF8000728[7:5] = 0x00000000U
2328 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2330 // .. ==> 0XF8000728[8:8] = 0x00000000U
2331 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2333 // .. ==> 0XF8000728[11:9] = 0x00000001U
2334 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2336 // .. ==> 0XF8000728[12:12] = 0x00000001U
2337 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2338 // .. DisableRcvr = 0
2339 // .. ==> 0XF8000728[13:13] = 0x00000000U
2340 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2342 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU
,0x00001202U
),
2343 // .. TRI_ENABLE = 0
2344 // .. ==> 0XF800072C[0:0] = 0x00000000U
2345 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2347 // .. ==> 0XF800072C[1:1] = 0x00000001U
2348 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2350 // .. ==> 0XF800072C[2:2] = 0x00000000U
2351 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2353 // .. ==> 0XF800072C[4:3] = 0x00000000U
2354 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2356 // .. ==> 0XF800072C[7:5] = 0x00000000U
2357 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2359 // .. ==> 0XF800072C[8:8] = 0x00000000U
2360 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2362 // .. ==> 0XF800072C[11:9] = 0x00000001U
2363 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2365 // .. ==> 0XF800072C[12:12] = 0x00000001U
2366 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2367 // .. DisableRcvr = 0
2368 // .. ==> 0XF800072C[13:13] = 0x00000000U
2369 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2371 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU
,0x00001202U
),
2372 // .. TRI_ENABLE = 0
2373 // .. ==> 0XF8000730[0:0] = 0x00000000U
2374 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2376 // .. ==> 0XF8000730[1:1] = 0x00000001U
2377 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2379 // .. ==> 0XF8000730[2:2] = 0x00000000U
2380 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2382 // .. ==> 0XF8000730[4:3] = 0x00000000U
2383 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2385 // .. ==> 0XF8000730[7:5] = 0x00000000U
2386 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2388 // .. ==> 0XF8000730[8:8] = 0x00000000U
2389 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2391 // .. ==> 0XF8000730[11:9] = 0x00000001U
2392 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2394 // .. ==> 0XF8000730[12:12] = 0x00000001U
2395 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2396 // .. DisableRcvr = 0
2397 // .. ==> 0XF8000730[13:13] = 0x00000000U
2398 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2400 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU
,0x00001202U
),
2401 // .. TRI_ENABLE = 0
2402 // .. ==> 0XF8000734[0:0] = 0x00000000U
2403 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2405 // .. ==> 0XF8000734[1:1] = 0x00000001U
2406 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2408 // .. ==> 0XF8000734[2:2] = 0x00000000U
2409 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2411 // .. ==> 0XF8000734[4:3] = 0x00000000U
2412 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2414 // .. ==> 0XF8000734[7:5] = 0x00000000U
2415 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2417 // .. ==> 0XF8000734[8:8] = 0x00000000U
2418 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2420 // .. ==> 0XF8000734[11:9] = 0x00000001U
2421 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2423 // .. ==> 0XF8000734[12:12] = 0x00000001U
2424 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2425 // .. DisableRcvr = 0
2426 // .. ==> 0XF8000734[13:13] = 0x00000000U
2427 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2429 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU
,0x00001202U
),
2430 // .. TRI_ENABLE = 1
2431 // .. ==> 0XF8000738[0:0] = 0x00000001U
2432 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2434 // .. ==> 0XF8000738[8:8] = 0x00000000U
2435 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2437 // .. ==> 0XF8000738[11:9] = 0x00000001U
2438 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2440 // .. ==> 0XF8000738[12:12] = 0x00000001U
2441 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2442 // .. DisableRcvr = 0
2443 // .. ==> 0XF8000738[13:13] = 0x00000000U
2444 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2446 EMIT_MASKWRITE(0XF8000738, 0x00003F01U
,0x00001201U
),
2447 // .. TRI_ENABLE = 1
2448 // .. ==> 0XF800073C[0:0] = 0x00000001U
2449 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2451 // .. ==> 0XF800073C[8:8] = 0x00000000U
2452 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2454 // .. ==> 0XF800073C[11:9] = 0x00000001U
2455 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2457 // .. ==> 0XF800073C[12:12] = 0x00000001U
2458 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2459 // .. DisableRcvr = 0
2460 // .. ==> 0XF800073C[13:13] = 0x00000000U
2461 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2463 EMIT_MASKWRITE(0XF800073C, 0x00003F01U
,0x00001201U
),
2464 // .. TRI_ENABLE = 0
2465 // .. ==> 0XF8000740[0:0] = 0x00000000U
2466 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2468 // .. ==> 0XF8000740[1:1] = 0x00000001U
2469 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2471 // .. ==> 0XF8000740[2:2] = 0x00000000U
2472 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2474 // .. ==> 0XF8000740[4:3] = 0x00000000U
2475 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2477 // .. ==> 0XF8000740[7:5] = 0x00000000U
2478 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2480 // .. ==> 0XF8000740[8:8] = 0x00000000U
2481 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2483 // .. ==> 0XF8000740[11:9] = 0x00000004U
2484 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2486 // .. ==> 0XF8000740[12:12] = 0x00000000U
2487 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2488 // .. DisableRcvr = 1
2489 // .. ==> 0XF8000740[13:13] = 0x00000001U
2490 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2492 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU
,0x00002802U
),
2493 // .. TRI_ENABLE = 0
2494 // .. ==> 0XF8000744[0:0] = 0x00000000U
2495 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2497 // .. ==> 0XF8000744[1:1] = 0x00000001U
2498 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2500 // .. ==> 0XF8000744[2:2] = 0x00000000U
2501 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2503 // .. ==> 0XF8000744[4:3] = 0x00000000U
2504 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2506 // .. ==> 0XF8000744[7:5] = 0x00000000U
2507 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2509 // .. ==> 0XF8000744[8:8] = 0x00000000U
2510 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2512 // .. ==> 0XF8000744[11:9] = 0x00000004U
2513 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2515 // .. ==> 0XF8000744[12:12] = 0x00000000U
2516 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2517 // .. DisableRcvr = 1
2518 // .. ==> 0XF8000744[13:13] = 0x00000001U
2519 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2521 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU
,0x00002802U
),
2522 // .. TRI_ENABLE = 0
2523 // .. ==> 0XF8000748[0:0] = 0x00000000U
2524 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2526 // .. ==> 0XF8000748[1:1] = 0x00000001U
2527 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2529 // .. ==> 0XF8000748[2:2] = 0x00000000U
2530 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2532 // .. ==> 0XF8000748[4:3] = 0x00000000U
2533 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2535 // .. ==> 0XF8000748[7:5] = 0x00000000U
2536 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2538 // .. ==> 0XF8000748[8:8] = 0x00000000U
2539 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2541 // .. ==> 0XF8000748[11:9] = 0x00000004U
2542 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2544 // .. ==> 0XF8000748[12:12] = 0x00000000U
2545 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2546 // .. DisableRcvr = 1
2547 // .. ==> 0XF8000748[13:13] = 0x00000001U
2548 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2550 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU
,0x00002802U
),
2551 // .. TRI_ENABLE = 0
2552 // .. ==> 0XF800074C[0:0] = 0x00000000U
2553 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2555 // .. ==> 0XF800074C[1:1] = 0x00000001U
2556 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2558 // .. ==> 0XF800074C[2:2] = 0x00000000U
2559 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2561 // .. ==> 0XF800074C[4:3] = 0x00000000U
2562 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2564 // .. ==> 0XF800074C[7:5] = 0x00000000U
2565 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2567 // .. ==> 0XF800074C[8:8] = 0x00000000U
2568 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2570 // .. ==> 0XF800074C[11:9] = 0x00000004U
2571 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2573 // .. ==> 0XF800074C[12:12] = 0x00000000U
2574 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2575 // .. DisableRcvr = 1
2576 // .. ==> 0XF800074C[13:13] = 0x00000001U
2577 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2579 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU
,0x00002802U
),
2580 // .. TRI_ENABLE = 0
2581 // .. ==> 0XF8000750[0:0] = 0x00000000U
2582 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2584 // .. ==> 0XF8000750[1:1] = 0x00000001U
2585 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2587 // .. ==> 0XF8000750[2:2] = 0x00000000U
2588 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2590 // .. ==> 0XF8000750[4:3] = 0x00000000U
2591 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2593 // .. ==> 0XF8000750[7:5] = 0x00000000U
2594 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2596 // .. ==> 0XF8000750[8:8] = 0x00000000U
2597 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2599 // .. ==> 0XF8000750[11:9] = 0x00000004U
2600 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2602 // .. ==> 0XF8000750[12:12] = 0x00000000U
2603 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2604 // .. DisableRcvr = 1
2605 // .. ==> 0XF8000750[13:13] = 0x00000001U
2606 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2608 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU
,0x00002802U
),
2609 // .. TRI_ENABLE = 0
2610 // .. ==> 0XF8000754[0:0] = 0x00000000U
2611 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2613 // .. ==> 0XF8000754[1:1] = 0x00000001U
2614 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2616 // .. ==> 0XF8000754[2:2] = 0x00000000U
2617 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2619 // .. ==> 0XF8000754[4:3] = 0x00000000U
2620 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2622 // .. ==> 0XF8000754[7:5] = 0x00000000U
2623 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2625 // .. ==> 0XF8000754[8:8] = 0x00000000U
2626 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2628 // .. ==> 0XF8000754[11:9] = 0x00000004U
2629 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2631 // .. ==> 0XF8000754[12:12] = 0x00000000U
2632 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2633 // .. DisableRcvr = 1
2634 // .. ==> 0XF8000754[13:13] = 0x00000001U
2635 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2637 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU
,0x00002802U
),
2638 // .. TRI_ENABLE = 1
2639 // .. ==> 0XF8000758[0:0] = 0x00000001U
2640 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2642 // .. ==> 0XF8000758[1:1] = 0x00000001U
2643 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2645 // .. ==> 0XF8000758[2:2] = 0x00000000U
2646 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2648 // .. ==> 0XF8000758[4:3] = 0x00000000U
2649 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2651 // .. ==> 0XF8000758[7:5] = 0x00000000U
2652 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2654 // .. ==> 0XF8000758[8:8] = 0x00000000U
2655 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2657 // .. ==> 0XF8000758[11:9] = 0x00000004U
2658 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2660 // .. ==> 0XF8000758[12:12] = 0x00000000U
2661 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2662 // .. DisableRcvr = 0
2663 // .. ==> 0XF8000758[13:13] = 0x00000000U
2664 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2666 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU
,0x00000803U
),
2667 // .. TRI_ENABLE = 1
2668 // .. ==> 0XF800075C[0:0] = 0x00000001U
2669 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2671 // .. ==> 0XF800075C[1:1] = 0x00000001U
2672 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2674 // .. ==> 0XF800075C[2:2] = 0x00000000U
2675 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2677 // .. ==> 0XF800075C[4:3] = 0x00000000U
2678 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2680 // .. ==> 0XF800075C[7:5] = 0x00000000U
2681 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2683 // .. ==> 0XF800075C[8:8] = 0x00000000U
2684 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2686 // .. ==> 0XF800075C[11:9] = 0x00000004U
2687 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2689 // .. ==> 0XF800075C[12:12] = 0x00000000U
2690 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2691 // .. DisableRcvr = 0
2692 // .. ==> 0XF800075C[13:13] = 0x00000000U
2693 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2695 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU
,0x00000803U
),
2696 // .. TRI_ENABLE = 1
2697 // .. ==> 0XF8000760[0:0] = 0x00000001U
2698 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2700 // .. ==> 0XF8000760[1:1] = 0x00000001U
2701 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2703 // .. ==> 0XF8000760[2:2] = 0x00000000U
2704 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2706 // .. ==> 0XF8000760[4:3] = 0x00000000U
2707 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2709 // .. ==> 0XF8000760[7:5] = 0x00000000U
2710 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2712 // .. ==> 0XF8000760[8:8] = 0x00000000U
2713 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2715 // .. ==> 0XF8000760[11:9] = 0x00000004U
2716 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2718 // .. ==> 0XF8000760[12:12] = 0x00000000U
2719 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2720 // .. DisableRcvr = 0
2721 // .. ==> 0XF8000760[13:13] = 0x00000000U
2722 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2724 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU
,0x00000803U
),
2725 // .. TRI_ENABLE = 1
2726 // .. ==> 0XF8000764[0:0] = 0x00000001U
2727 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2729 // .. ==> 0XF8000764[1:1] = 0x00000001U
2730 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2732 // .. ==> 0XF8000764[2:2] = 0x00000000U
2733 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2735 // .. ==> 0XF8000764[4:3] = 0x00000000U
2736 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2738 // .. ==> 0XF8000764[7:5] = 0x00000000U
2739 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2741 // .. ==> 0XF8000764[8:8] = 0x00000000U
2742 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2744 // .. ==> 0XF8000764[11:9] = 0x00000004U
2745 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2747 // .. ==> 0XF8000764[12:12] = 0x00000000U
2748 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2749 // .. DisableRcvr = 0
2750 // .. ==> 0XF8000764[13:13] = 0x00000000U
2751 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2753 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU
,0x00000803U
),
2754 // .. TRI_ENABLE = 1
2755 // .. ==> 0XF8000768[0:0] = 0x00000001U
2756 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2758 // .. ==> 0XF8000768[1:1] = 0x00000001U
2759 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2761 // .. ==> 0XF8000768[2:2] = 0x00000000U
2762 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2764 // .. ==> 0XF8000768[4:3] = 0x00000000U
2765 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2767 // .. ==> 0XF8000768[7:5] = 0x00000000U
2768 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2770 // .. ==> 0XF8000768[8:8] = 0x00000000U
2771 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2773 // .. ==> 0XF8000768[11:9] = 0x00000004U
2774 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2776 // .. ==> 0XF8000768[12:12] = 0x00000000U
2777 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2778 // .. DisableRcvr = 0
2779 // .. ==> 0XF8000768[13:13] = 0x00000000U
2780 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2782 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU
,0x00000803U
),
2783 // .. TRI_ENABLE = 1
2784 // .. ==> 0XF800076C[0:0] = 0x00000001U
2785 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2787 // .. ==> 0XF800076C[1:1] = 0x00000001U
2788 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2790 // .. ==> 0XF800076C[2:2] = 0x00000000U
2791 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2793 // .. ==> 0XF800076C[4:3] = 0x00000000U
2794 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2796 // .. ==> 0XF800076C[7:5] = 0x00000000U
2797 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2799 // .. ==> 0XF800076C[8:8] = 0x00000000U
2800 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2802 // .. ==> 0XF800076C[11:9] = 0x00000004U
2803 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2805 // .. ==> 0XF800076C[12:12] = 0x00000000U
2806 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2807 // .. DisableRcvr = 0
2808 // .. ==> 0XF800076C[13:13] = 0x00000000U
2809 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2811 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU
,0x00000803U
),
2812 // .. TRI_ENABLE = 0
2813 // .. ==> 0XF8000770[0:0] = 0x00000000U
2814 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2816 // .. ==> 0XF8000770[1:1] = 0x00000000U
2817 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2819 // .. ==> 0XF8000770[2:2] = 0x00000001U
2820 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2822 // .. ==> 0XF8000770[4:3] = 0x00000000U
2823 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2825 // .. ==> 0XF8000770[7:5] = 0x00000000U
2826 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2828 // .. ==> 0XF8000770[8:8] = 0x00000000U
2829 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2831 // .. ==> 0XF8000770[11:9] = 0x00000001U
2832 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2834 // .. ==> 0XF8000770[12:12] = 0x00000000U
2835 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2836 // .. DisableRcvr = 0
2837 // .. ==> 0XF8000770[13:13] = 0x00000000U
2838 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2840 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU
,0x00000204U
),
2841 // .. TRI_ENABLE = 1
2842 // .. ==> 0XF8000774[0:0] = 0x00000001U
2843 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2845 // .. ==> 0XF8000774[1:1] = 0x00000000U
2846 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2848 // .. ==> 0XF8000774[2:2] = 0x00000001U
2849 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2851 // .. ==> 0XF8000774[4:3] = 0x00000000U
2852 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2854 // .. ==> 0XF8000774[7:5] = 0x00000000U
2855 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2857 // .. ==> 0XF8000774[8:8] = 0x00000000U
2858 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2860 // .. ==> 0XF8000774[11:9] = 0x00000001U
2861 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2863 // .. ==> 0XF8000774[12:12] = 0x00000000U
2864 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2865 // .. DisableRcvr = 0
2866 // .. ==> 0XF8000774[13:13] = 0x00000000U
2867 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2869 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU
,0x00000205U
),
2870 // .. TRI_ENABLE = 0
2871 // .. ==> 0XF8000778[0:0] = 0x00000000U
2872 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2874 // .. ==> 0XF8000778[1:1] = 0x00000000U
2875 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2877 // .. ==> 0XF8000778[2:2] = 0x00000001U
2878 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2880 // .. ==> 0XF8000778[4:3] = 0x00000000U
2881 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2883 // .. ==> 0XF8000778[7:5] = 0x00000000U
2884 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2886 // .. ==> 0XF8000778[8:8] = 0x00000000U
2887 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2889 // .. ==> 0XF8000778[11:9] = 0x00000001U
2890 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2892 // .. ==> 0XF8000778[12:12] = 0x00000000U
2893 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2894 // .. DisableRcvr = 0
2895 // .. ==> 0XF8000778[13:13] = 0x00000000U
2896 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2898 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU
,0x00000204U
),
2899 // .. TRI_ENABLE = 1
2900 // .. ==> 0XF800077C[0:0] = 0x00000001U
2901 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2903 // .. ==> 0XF800077C[1:1] = 0x00000000U
2904 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2906 // .. ==> 0XF800077C[2:2] = 0x00000001U
2907 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2909 // .. ==> 0XF800077C[4:3] = 0x00000000U
2910 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2912 // .. ==> 0XF800077C[7:5] = 0x00000000U
2913 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2915 // .. ==> 0XF800077C[8:8] = 0x00000000U
2916 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2918 // .. ==> 0XF800077C[11:9] = 0x00000001U
2919 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2921 // .. ==> 0XF800077C[12:12] = 0x00000000U
2922 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2923 // .. DisableRcvr = 0
2924 // .. ==> 0XF800077C[13:13] = 0x00000000U
2925 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2927 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU
,0x00000205U
),
2928 // .. TRI_ENABLE = 0
2929 // .. ==> 0XF8000780[0:0] = 0x00000000U
2930 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2932 // .. ==> 0XF8000780[1:1] = 0x00000000U
2933 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2935 // .. ==> 0XF8000780[2:2] = 0x00000001U
2936 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2938 // .. ==> 0XF8000780[4:3] = 0x00000000U
2939 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2941 // .. ==> 0XF8000780[7:5] = 0x00000000U
2942 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2944 // .. ==> 0XF8000780[8:8] = 0x00000000U
2945 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2947 // .. ==> 0XF8000780[11:9] = 0x00000001U
2948 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2950 // .. ==> 0XF8000780[12:12] = 0x00000000U
2951 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2952 // .. DisableRcvr = 0
2953 // .. ==> 0XF8000780[13:13] = 0x00000000U
2954 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2956 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU
,0x00000204U
),
2957 // .. TRI_ENABLE = 0
2958 // .. ==> 0XF8000784[0:0] = 0x00000000U
2959 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2961 // .. ==> 0XF8000784[1:1] = 0x00000000U
2962 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2964 // .. ==> 0XF8000784[2:2] = 0x00000001U
2965 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2967 // .. ==> 0XF8000784[4:3] = 0x00000000U
2968 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2970 // .. ==> 0XF8000784[7:5] = 0x00000000U
2971 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2973 // .. ==> 0XF8000784[8:8] = 0x00000000U
2974 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2976 // .. ==> 0XF8000784[11:9] = 0x00000001U
2977 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2979 // .. ==> 0XF8000784[12:12] = 0x00000000U
2980 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2981 // .. DisableRcvr = 0
2982 // .. ==> 0XF8000784[13:13] = 0x00000000U
2983 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2985 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU
,0x00000204U
),
2986 // .. TRI_ENABLE = 0
2987 // .. ==> 0XF8000788[0:0] = 0x00000000U
2988 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2990 // .. ==> 0XF8000788[1:1] = 0x00000000U
2991 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2993 // .. ==> 0XF8000788[2:2] = 0x00000001U
2994 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2996 // .. ==> 0XF8000788[4:3] = 0x00000000U
2997 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2999 // .. ==> 0XF8000788[7:5] = 0x00000000U
3000 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3002 // .. ==> 0XF8000788[8:8] = 0x00000000U
3003 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3005 // .. ==> 0XF8000788[11:9] = 0x00000001U
3006 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3008 // .. ==> 0XF8000788[12:12] = 0x00000000U
3009 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3010 // .. DisableRcvr = 0
3011 // .. ==> 0XF8000788[13:13] = 0x00000000U
3012 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3014 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU
,0x00000204U
),
3015 // .. TRI_ENABLE = 0
3016 // .. ==> 0XF800078C[0:0] = 0x00000000U
3017 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3019 // .. ==> 0XF800078C[1:1] = 0x00000000U
3020 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3022 // .. ==> 0XF800078C[2:2] = 0x00000001U
3023 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3025 // .. ==> 0XF800078C[4:3] = 0x00000000U
3026 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3028 // .. ==> 0XF800078C[7:5] = 0x00000000U
3029 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3031 // .. ==> 0XF800078C[8:8] = 0x00000000U
3032 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3034 // .. ==> 0XF800078C[11:9] = 0x00000001U
3035 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3037 // .. ==> 0XF800078C[12:12] = 0x00000000U
3038 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3039 // .. DisableRcvr = 0
3040 // .. ==> 0XF800078C[13:13] = 0x00000000U
3041 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3043 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU
,0x00000204U
),
3044 // .. TRI_ENABLE = 1
3045 // .. ==> 0XF8000790[0:0] = 0x00000001U
3046 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3048 // .. ==> 0XF8000790[1:1] = 0x00000000U
3049 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3051 // .. ==> 0XF8000790[2:2] = 0x00000001U
3052 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3054 // .. ==> 0XF8000790[4:3] = 0x00000000U
3055 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3057 // .. ==> 0XF8000790[7:5] = 0x00000000U
3058 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3060 // .. ==> 0XF8000790[8:8] = 0x00000000U
3061 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3063 // .. ==> 0XF8000790[11:9] = 0x00000001U
3064 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3066 // .. ==> 0XF8000790[12:12] = 0x00000000U
3067 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3068 // .. DisableRcvr = 0
3069 // .. ==> 0XF8000790[13:13] = 0x00000000U
3070 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3072 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU
,0x00000205U
),
3073 // .. TRI_ENABLE = 0
3074 // .. ==> 0XF8000794[0:0] = 0x00000000U
3075 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3077 // .. ==> 0XF8000794[1:1] = 0x00000000U
3078 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3080 // .. ==> 0XF8000794[2:2] = 0x00000001U
3081 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3083 // .. ==> 0XF8000794[4:3] = 0x00000000U
3084 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3086 // .. ==> 0XF8000794[7:5] = 0x00000000U
3087 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3089 // .. ==> 0XF8000794[8:8] = 0x00000000U
3090 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3092 // .. ==> 0XF8000794[11:9] = 0x00000001U
3093 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3095 // .. ==> 0XF8000794[12:12] = 0x00000000U
3096 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3097 // .. DisableRcvr = 0
3098 // .. ==> 0XF8000794[13:13] = 0x00000000U
3099 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3101 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU
,0x00000204U
),
3102 // .. TRI_ENABLE = 0
3103 // .. ==> 0XF8000798[0:0] = 0x00000000U
3104 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3106 // .. ==> 0XF8000798[1:1] = 0x00000000U
3107 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3109 // .. ==> 0XF8000798[2:2] = 0x00000001U
3110 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3112 // .. ==> 0XF8000798[4:3] = 0x00000000U
3113 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3115 // .. ==> 0XF8000798[7:5] = 0x00000000U
3116 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3118 // .. ==> 0XF8000798[8:8] = 0x00000000U
3119 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3121 // .. ==> 0XF8000798[11:9] = 0x00000001U
3122 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3124 // .. ==> 0XF8000798[12:12] = 0x00000000U
3125 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3126 // .. DisableRcvr = 0
3127 // .. ==> 0XF8000798[13:13] = 0x00000000U
3128 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3130 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU
,0x00000204U
),
3131 // .. TRI_ENABLE = 0
3132 // .. ==> 0XF800079C[0:0] = 0x00000000U
3133 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3135 // .. ==> 0XF800079C[1:1] = 0x00000000U
3136 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3138 // .. ==> 0XF800079C[2:2] = 0x00000001U
3139 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3141 // .. ==> 0XF800079C[4:3] = 0x00000000U
3142 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3144 // .. ==> 0XF800079C[7:5] = 0x00000000U
3145 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3147 // .. ==> 0XF800079C[8:8] = 0x00000000U
3148 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3150 // .. ==> 0XF800079C[11:9] = 0x00000001U
3151 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3153 // .. ==> 0XF800079C[12:12] = 0x00000000U
3154 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3155 // .. DisableRcvr = 0
3156 // .. ==> 0XF800079C[13:13] = 0x00000000U
3157 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3159 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU
,0x00000204U
),
3160 // .. TRI_ENABLE = 0
3161 // .. ==> 0XF80007A0[0:0] = 0x00000000U
3162 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3164 // .. ==> 0XF80007A0[1:1] = 0x00000000U
3165 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3167 // .. ==> 0XF80007A0[2:2] = 0x00000000U
3168 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3170 // .. ==> 0XF80007A0[4:3] = 0x00000000U
3171 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3173 // .. ==> 0XF80007A0[7:5] = 0x00000004U
3174 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3176 // .. ==> 0XF80007A0[8:8] = 0x00000000U
3177 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3179 // .. ==> 0XF80007A0[11:9] = 0x00000001U
3180 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3182 // .. ==> 0XF80007A0[12:12] = 0x00000000U
3183 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3184 // .. DisableRcvr = 0
3185 // .. ==> 0XF80007A0[13:13] = 0x00000000U
3186 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3188 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU
,0x00000280U
),
3189 // .. TRI_ENABLE = 0
3190 // .. ==> 0XF80007A4[0:0] = 0x00000000U
3191 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3193 // .. ==> 0XF80007A4[1:1] = 0x00000000U
3194 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3196 // .. ==> 0XF80007A4[2:2] = 0x00000000U
3197 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3199 // .. ==> 0XF80007A4[4:3] = 0x00000000U
3200 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3202 // .. ==> 0XF80007A4[7:5] = 0x00000004U
3203 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3205 // .. ==> 0XF80007A4[8:8] = 0x00000000U
3206 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3208 // .. ==> 0XF80007A4[11:9] = 0x00000001U
3209 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3211 // .. ==> 0XF80007A4[12:12] = 0x00000000U
3212 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3213 // .. DisableRcvr = 0
3214 // .. ==> 0XF80007A4[13:13] = 0x00000000U
3215 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3217 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU
,0x00000280U
),
3218 // .. TRI_ENABLE = 0
3219 // .. ==> 0XF80007A8[0:0] = 0x00000000U
3220 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3222 // .. ==> 0XF80007A8[1:1] = 0x00000000U
3223 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3225 // .. ==> 0XF80007A8[2:2] = 0x00000000U
3226 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3228 // .. ==> 0XF80007A8[4:3] = 0x00000000U
3229 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3231 // .. ==> 0XF80007A8[7:5] = 0x00000004U
3232 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3234 // .. ==> 0XF80007A8[8:8] = 0x00000000U
3235 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3237 // .. ==> 0XF80007A8[11:9] = 0x00000001U
3238 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3240 // .. ==> 0XF80007A8[12:12] = 0x00000000U
3241 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3242 // .. DisableRcvr = 0
3243 // .. ==> 0XF80007A8[13:13] = 0x00000000U
3244 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3246 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU
,0x00000280U
),
3247 // .. TRI_ENABLE = 0
3248 // .. ==> 0XF80007AC[0:0] = 0x00000000U
3249 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3251 // .. ==> 0XF80007AC[1:1] = 0x00000000U
3252 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3254 // .. ==> 0XF80007AC[2:2] = 0x00000000U
3255 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3257 // .. ==> 0XF80007AC[4:3] = 0x00000000U
3258 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3260 // .. ==> 0XF80007AC[7:5] = 0x00000004U
3261 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3263 // .. ==> 0XF80007AC[8:8] = 0x00000000U
3264 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3266 // .. ==> 0XF80007AC[11:9] = 0x00000001U
3267 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3269 // .. ==> 0XF80007AC[12:12] = 0x00000000U
3270 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3271 // .. DisableRcvr = 0
3272 // .. ==> 0XF80007AC[13:13] = 0x00000000U
3273 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3275 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU
,0x00000280U
),
3276 // .. TRI_ENABLE = 0
3277 // .. ==> 0XF80007B0[0:0] = 0x00000000U
3278 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3280 // .. ==> 0XF80007B0[1:1] = 0x00000000U
3281 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3283 // .. ==> 0XF80007B0[2:2] = 0x00000000U
3284 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3286 // .. ==> 0XF80007B0[4:3] = 0x00000000U
3287 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3289 // .. ==> 0XF80007B0[7:5] = 0x00000004U
3290 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3292 // .. ==> 0XF80007B0[8:8] = 0x00000000U
3293 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3295 // .. ==> 0XF80007B0[11:9] = 0x00000001U
3296 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3298 // .. ==> 0XF80007B0[12:12] = 0x00000000U
3299 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3300 // .. DisableRcvr = 0
3301 // .. ==> 0XF80007B0[13:13] = 0x00000000U
3302 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3304 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU
,0x00000280U
),
3305 // .. TRI_ENABLE = 0
3306 // .. ==> 0XF80007B4[0:0] = 0x00000000U
3307 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3309 // .. ==> 0XF80007B4[1:1] = 0x00000000U
3310 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3312 // .. ==> 0XF80007B4[2:2] = 0x00000000U
3313 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3315 // .. ==> 0XF80007B4[4:3] = 0x00000000U
3316 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3318 // .. ==> 0XF80007B4[7:5] = 0x00000004U
3319 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3321 // .. ==> 0XF80007B4[8:8] = 0x00000000U
3322 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3324 // .. ==> 0XF80007B4[11:9] = 0x00000001U
3325 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3327 // .. ==> 0XF80007B4[12:12] = 0x00000000U
3328 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3329 // .. DisableRcvr = 0
3330 // .. ==> 0XF80007B4[13:13] = 0x00000000U
3331 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3333 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU
,0x00000280U
),
3334 // .. TRI_ENABLE = 0
3335 // .. ==> 0XF80007B8[0:0] = 0x00000000U
3336 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3338 // .. ==> 0XF80007B8[1:1] = 0x00000000U
3339 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3341 // .. ==> 0XF80007B8[2:2] = 0x00000000U
3342 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3344 // .. ==> 0XF80007B8[4:3] = 0x00000000U
3345 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3347 // .. ==> 0XF80007B8[7:5] = 0x00000000U
3348 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3350 // .. ==> 0XF80007B8[8:8] = 0x00000000U
3351 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3353 // .. ==> 0XF80007B8[11:9] = 0x00000001U
3354 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3356 // .. ==> 0XF80007B8[12:12] = 0x00000001U
3357 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3358 // .. DisableRcvr = 0
3359 // .. ==> 0XF80007B8[13:13] = 0x00000000U
3360 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3362 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU
,0x00001200U
),
3363 // .. TRI_ENABLE = 0
3364 // .. ==> 0XF80007BC[0:0] = 0x00000000U
3365 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3367 // .. ==> 0XF80007BC[1:1] = 0x00000000U
3368 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3370 // .. ==> 0XF80007BC[2:2] = 0x00000000U
3371 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3373 // .. ==> 0XF80007BC[4:3] = 0x00000000U
3374 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3376 // .. ==> 0XF80007BC[7:5] = 0x00000000U
3377 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3379 // .. ==> 0XF80007BC[8:8] = 0x00000000U
3380 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3382 // .. ==> 0XF80007BC[11:9] = 0x00000001U
3383 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3385 // .. ==> 0XF80007BC[12:12] = 0x00000001U
3386 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3387 // .. DisableRcvr = 0
3388 // .. ==> 0XF80007BC[13:13] = 0x00000000U
3389 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3391 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU
,0x00001200U
),
3392 // .. TRI_ENABLE = 0
3393 // .. ==> 0XF80007C0[0:0] = 0x00000000U
3394 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3396 // .. ==> 0XF80007C0[1:1] = 0x00000000U
3397 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3399 // .. ==> 0XF80007C0[2:2] = 0x00000000U
3400 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3402 // .. ==> 0XF80007C0[4:3] = 0x00000000U
3403 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3405 // .. ==> 0XF80007C0[7:5] = 0x00000007U
3406 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3408 // .. ==> 0XF80007C0[8:8] = 0x00000000U
3409 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3411 // .. ==> 0XF80007C0[11:9] = 0x00000001U
3412 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3414 // .. ==> 0XF80007C0[12:12] = 0x00000000U
3415 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3416 // .. DisableRcvr = 0
3417 // .. ==> 0XF80007C0[13:13] = 0x00000000U
3418 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3420 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU
,0x000002E0U
),
3421 // .. TRI_ENABLE = 1
3422 // .. ==> 0XF80007C4[0:0] = 0x00000001U
3423 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3425 // .. ==> 0XF80007C4[1:1] = 0x00000000U
3426 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3428 // .. ==> 0XF80007C4[2:2] = 0x00000000U
3429 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3431 // .. ==> 0XF80007C4[4:3] = 0x00000000U
3432 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3434 // .. ==> 0XF80007C4[7:5] = 0x00000007U
3435 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3437 // .. ==> 0XF80007C4[8:8] = 0x00000000U
3438 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3440 // .. ==> 0XF80007C4[11:9] = 0x00000001U
3441 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3443 // .. ==> 0XF80007C4[12:12] = 0x00000000U
3444 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3445 // .. DisableRcvr = 0
3446 // .. ==> 0XF80007C4[13:13] = 0x00000000U
3447 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3449 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU
,0x000002E1U
),
3450 // .. TRI_ENABLE = 0
3451 // .. ==> 0XF80007C8[0:0] = 0x00000000U
3452 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3454 // .. ==> 0XF80007C8[1:1] = 0x00000000U
3455 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3457 // .. ==> 0XF80007C8[2:2] = 0x00000000U
3458 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3460 // .. ==> 0XF80007C8[4:3] = 0x00000000U
3461 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3463 // .. ==> 0XF80007C8[7:5] = 0x00000002U
3464 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
3466 // .. ==> 0XF80007C8[8:8] = 0x00000000U
3467 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3469 // .. ==> 0XF80007C8[11:9] = 0x00000001U
3470 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3472 // .. ==> 0XF80007C8[12:12] = 0x00000001U
3473 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3474 // .. DisableRcvr = 0
3475 // .. ==> 0XF80007C8[13:13] = 0x00000000U
3476 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3478 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU
,0x00001240U
),
3479 // .. TRI_ENABLE = 0
3480 // .. ==> 0XF80007CC[0:0] = 0x00000000U
3481 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3483 // .. ==> 0XF80007CC[1:1] = 0x00000000U
3484 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3486 // .. ==> 0XF80007CC[2:2] = 0x00000000U
3487 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3489 // .. ==> 0XF80007CC[4:3] = 0x00000000U
3490 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3492 // .. ==> 0XF80007CC[7:5] = 0x00000002U
3493 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
3495 // .. ==> 0XF80007CC[8:8] = 0x00000000U
3496 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3498 // .. ==> 0XF80007CC[11:9] = 0x00000001U
3499 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3501 // .. ==> 0XF80007CC[12:12] = 0x00000001U
3502 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3503 // .. DisableRcvr = 0
3504 // .. ==> 0XF80007CC[13:13] = 0x00000000U
3505 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3507 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU
,0x00001240U
),
3508 // .. TRI_ENABLE = 0
3509 // .. ==> 0XF80007D0[0:0] = 0x00000000U
3510 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3512 // .. ==> 0XF80007D0[1:1] = 0x00000000U
3513 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3515 // .. ==> 0XF80007D0[2:2] = 0x00000000U
3516 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3518 // .. ==> 0XF80007D0[4:3] = 0x00000000U
3519 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3521 // .. ==> 0XF80007D0[7:5] = 0x00000004U
3522 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3524 // .. ==> 0XF80007D0[8:8] = 0x00000000U
3525 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3527 // .. ==> 0XF80007D0[11:9] = 0x00000001U
3528 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3530 // .. ==> 0XF80007D0[12:12] = 0x00000000U
3531 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3532 // .. DisableRcvr = 0
3533 // .. ==> 0XF80007D0[13:13] = 0x00000000U
3534 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3536 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU
,0x00000280U
),
3537 // .. TRI_ENABLE = 0
3538 // .. ==> 0XF80007D4[0:0] = 0x00000000U
3539 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3541 // .. ==> 0XF80007D4[1:1] = 0x00000000U
3542 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3544 // .. ==> 0XF80007D4[2:2] = 0x00000000U
3545 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3547 // .. ==> 0XF80007D4[4:3] = 0x00000000U
3548 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3550 // .. ==> 0XF80007D4[7:5] = 0x00000004U
3551 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3553 // .. ==> 0XF80007D4[8:8] = 0x00000000U
3554 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3556 // .. ==> 0XF80007D4[11:9] = 0x00000001U
3557 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3559 // .. ==> 0XF80007D4[12:12] = 0x00000000U
3560 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3561 // .. DisableRcvr = 0
3562 // .. ==> 0XF80007D4[13:13] = 0x00000000U
3563 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3565 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU
,0x00000280U
),
3566 // .. SDIO0_WP_SEL = 15
3567 // .. ==> 0XF8000830[5:0] = 0x0000000FU
3568 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU
3569 // .. SDIO0_CD_SEL = 14
3570 // .. ==> 0XF8000830[21:16] = 0x0000000EU
3571 // .. ==> MASK : 0x003F0000U VAL : 0x000E0000U
3573 EMIT_MASKWRITE(0XF8000830, 0x003F003FU
,0x000E000FU
),
3574 // .. FINISH: MIO PROGRAMMING
3575 // .. START: LOCK IT BACK
3576 // .. LOCK_KEY = 0X767B
3577 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3578 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3580 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
3581 // .. FINISH: LOCK IT BACK
3589 unsigned long ps7_peripherals_init_data_3_0
[] = {
3591 // .. START: SLCR SETTINGS
3592 // .. UNLOCK_KEY = 0XDF0D
3593 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3594 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
3596 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
3597 // .. FINISH: SLCR SETTINGS
3598 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3599 // .. IBUF_DISABLE_MODE = 0x1
3600 // .. ==> 0XF8000B48[7:7] = 0x00000001U
3601 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3602 // .. TERM_DISABLE_MODE = 0x1
3603 // .. ==> 0XF8000B48[8:8] = 0x00000001U
3604 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3606 EMIT_MASKWRITE(0XF8000B48, 0x00000180U
,0x00000180U
),
3607 // .. IBUF_DISABLE_MODE = 0x1
3608 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3609 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3610 // .. TERM_DISABLE_MODE = 0x1
3611 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3612 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3614 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U
,0x00000180U
),
3615 // .. IBUF_DISABLE_MODE = 0x1
3616 // .. ==> 0XF8000B50[7:7] = 0x00000001U
3617 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3618 // .. TERM_DISABLE_MODE = 0x1
3619 // .. ==> 0XF8000B50[8:8] = 0x00000001U
3620 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3622 EMIT_MASKWRITE(0XF8000B50, 0x00000180U
,0x00000180U
),
3623 // .. IBUF_DISABLE_MODE = 0x1
3624 // .. ==> 0XF8000B54[7:7] = 0x00000001U
3625 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3626 // .. TERM_DISABLE_MODE = 0x1
3627 // .. ==> 0XF8000B54[8:8] = 0x00000001U
3628 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3630 EMIT_MASKWRITE(0XF8000B54, 0x00000180U
,0x00000180U
),
3631 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3632 // .. START: LOCK IT BACK
3633 // .. LOCK_KEY = 0X767B
3634 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3635 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3637 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
3638 // .. FINISH: LOCK IT BACK
3639 // .. START: SRAM/NOR SET OPMODE
3640 // .. FINISH: SRAM/NOR SET OPMODE
3641 // .. START: UART REGISTERS
3643 // .. ==> 0XE0001034[7:0] = 0x00000006U
3644 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
3646 EMIT_MASKWRITE(0XE0001034, 0x000000FFU
,0x00000006U
),
3648 // .. ==> 0XE0001018[15:0] = 0x0000003EU
3649 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
3651 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU
,0x0000003EU
),
3653 // .. ==> 0XE0001000[8:8] = 0x00000000U
3654 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3656 // .. ==> 0XE0001000[7:7] = 0x00000000U
3657 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
3659 // .. ==> 0XE0001000[6:6] = 0x00000000U
3660 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
3662 // .. ==> 0XE0001000[5:5] = 0x00000000U
3663 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
3665 // .. ==> 0XE0001000[4:4] = 0x00000001U
3666 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
3668 // .. ==> 0XE0001000[3:3] = 0x00000000U
3669 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
3671 // .. ==> 0XE0001000[2:2] = 0x00000001U
3672 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3674 // .. ==> 0XE0001000[1:1] = 0x00000001U
3675 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
3677 // .. ==> 0XE0001000[0:0] = 0x00000001U
3678 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3680 EMIT_MASKWRITE(0XE0001000, 0x000001FFU
,0x00000017U
),
3682 // .. ==> 0XE0001004[9:8] = 0x00000000U
3683 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
3685 // .. ==> 0XE0001004[7:6] = 0x00000000U
3686 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
3688 // .. ==> 0XE0001004[5:3] = 0x00000004U
3689 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
3691 // .. ==> 0XE0001004[2:1] = 0x00000000U
3692 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
3694 // .. ==> 0XE0001004[0:0] = 0x00000000U
3695 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3697 EMIT_MASKWRITE(0XE0001004, 0x000003FFU
,0x00000020U
),
3698 // .. FINISH: UART REGISTERS
3699 // .. START: QSPI REGISTERS
3701 // .. ==> 0XE000D000[19:19] = 0x00000001U
3702 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
3704 EMIT_MASKWRITE(0XE000D000, 0x00080000U
,0x00080000U
),
3705 // .. FINISH: QSPI REGISTERS
3706 // .. START: PL POWER ON RESET REGISTERS
3707 // .. PCFG_POR_CNT_4K = 0
3708 // .. ==> 0XF8007000[29:29] = 0x00000000U
3709 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
3711 EMIT_MASKWRITE(0XF8007000, 0x20000000U
,0x00000000U
),
3712 // .. FINISH: PL POWER ON RESET REGISTERS
3713 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3714 // .. .. START: NAND SET CYCLE
3715 // .. .. FINISH: NAND SET CYCLE
3716 // .. .. START: OPMODE
3717 // .. .. FINISH: OPMODE
3718 // .. .. START: DIRECT COMMAND
3719 // .. .. FINISH: DIRECT COMMAND
3720 // .. .. START: SRAM/NOR CS0 SET CYCLE
3721 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3722 // .. .. START: DIRECT COMMAND
3723 // .. .. FINISH: DIRECT COMMAND
3724 // .. .. START: NOR CS0 BASE ADDRESS
3725 // .. .. FINISH: NOR CS0 BASE ADDRESS
3726 // .. .. START: SRAM/NOR CS1 SET CYCLE
3727 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3728 // .. .. START: DIRECT COMMAND
3729 // .. .. FINISH: DIRECT COMMAND
3730 // .. .. START: NOR CS1 BASE ADDRESS
3731 // .. .. FINISH: NOR CS1 BASE ADDRESS
3732 // .. .. START: USB RESET
3733 // .. .. .. START: USB0 RESET
3734 // .. .. .. .. START: DIR MODE BANK 0
3735 // .. .. .. .. DIRECTION_0 = 0x80
3736 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3737 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
3739 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU
,0x00000080U
),
3740 // .. .. .. .. FINISH: DIR MODE BANK 0
3741 // .. .. .. .. START: DIR MODE BANK 1
3742 // .. .. .. .. FINISH: DIR MODE BANK 1
3743 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3744 // .. .. .. .. MASK_0_LSW = 0xff7f
3745 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3746 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3747 // .. .. .. .. DATA_0_LSW = 0x80
3748 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3749 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3751 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
3752 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3753 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3754 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3755 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3756 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3757 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3758 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3759 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3760 // .. .. .. .. OP_ENABLE_0 = 0x80
3761 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3762 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
3764 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU
,0x00000080U
),
3765 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3766 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3767 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3768 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3769 // .. .. .. .. MASK_0_LSW = 0xff7f
3770 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3771 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3772 // .. .. .. .. DATA_0_LSW = 0x0
3773 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3774 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
3776 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0000U
),
3777 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3778 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3779 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3780 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3781 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3782 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3783 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3784 // .. .. .. .. START: ADD 1 MS DELAY
3786 EMIT_MASKDELAY(0XF8F00200, 1),
3787 // .. .. .. .. FINISH: ADD 1 MS DELAY
3788 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3789 // .. .. .. .. MASK_0_LSW = 0xff7f
3790 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3791 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3792 // .. .. .. .. DATA_0_LSW = 0x80
3793 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3794 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3796 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
3797 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3798 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3799 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3800 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3801 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3802 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3803 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3804 // .. .. .. FINISH: USB0 RESET
3805 // .. .. .. START: USB1 RESET
3806 // .. .. .. .. START: DIR MODE BANK 0
3807 // .. .. .. .. FINISH: DIR MODE BANK 0
3808 // .. .. .. .. START: DIR MODE BANK 1
3809 // .. .. .. .. FINISH: DIR MODE BANK 1
3810 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3811 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3812 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3813 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3814 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3815 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3816 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3817 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3818 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3819 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3820 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3821 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3822 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3823 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3824 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3825 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3826 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3827 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3828 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3829 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3830 // .. .. .. .. START: ADD 1 MS DELAY
3832 EMIT_MASKDELAY(0XF8F00200, 1),
3833 // .. .. .. .. FINISH: ADD 1 MS DELAY
3834 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3835 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3836 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3837 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3838 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3839 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3840 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3841 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3842 // .. .. .. FINISH: USB1 RESET
3843 // .. .. FINISH: USB RESET
3844 // .. .. START: ENET RESET
3845 // .. .. .. START: ENET0 RESET
3846 // .. .. .. .. START: DIR MODE BANK 0
3847 // .. .. .. .. FINISH: DIR MODE BANK 0
3848 // .. .. .. .. START: DIR MODE BANK 1
3849 // .. .. .. .. DIRECTION_1 = 0x8000
3850 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
3851 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U
3853 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU
,0x00008000U
),
3854 // .. .. .. .. FINISH: DIR MODE BANK 1
3855 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3856 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3857 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3858 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3859 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3860 // .. .. .. .. MASK_1_LSW = 0x7fff
3861 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3862 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
3863 // .. .. .. .. DATA_1_LSW = 0x8000
3864 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
3865 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U
3867 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF8000U
),
3868 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3869 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3870 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3871 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3872 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3873 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3874 // .. .. .. .. OP_ENABLE_1 = 0x8000
3875 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
3876 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U
3878 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU
,0x00008000U
),
3879 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3880 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3881 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3882 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3883 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3884 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3885 // .. .. .. .. MASK_1_LSW = 0x7fff
3886 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3887 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
3888 // .. .. .. .. DATA_1_LSW = 0x0
3889 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
3890 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
3892 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF0000U
),
3893 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3894 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3895 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3896 // .. .. .. .. START: ADD 1 MS DELAY
3898 EMIT_MASKDELAY(0XF8F00200, 1),
3899 // .. .. .. .. FINISH: ADD 1 MS DELAY
3900 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3901 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3902 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3903 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3904 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3905 // .. .. .. .. MASK_1_LSW = 0x7fff
3906 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
3907 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
3908 // .. .. .. .. DATA_1_LSW = 0x8000
3909 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
3910 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U
3912 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF8000U
),
3913 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3914 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3915 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3916 // .. .. .. FINISH: ENET0 RESET
3917 // .. .. .. START: ENET1 RESET
3918 // .. .. .. .. START: DIR MODE BANK 0
3919 // .. .. .. .. FINISH: DIR MODE BANK 0
3920 // .. .. .. .. START: DIR MODE BANK 1
3921 // .. .. .. .. FINISH: DIR MODE BANK 1
3922 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3923 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3924 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3925 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3926 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3927 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3928 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3929 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3930 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3931 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3932 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3933 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3934 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3935 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3936 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3937 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3938 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3939 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3940 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3941 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3942 // .. .. .. .. START: ADD 1 MS DELAY
3944 EMIT_MASKDELAY(0XF8F00200, 1),
3945 // .. .. .. .. FINISH: ADD 1 MS DELAY
3946 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3947 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3948 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3949 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3950 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3951 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3952 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3953 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3954 // .. .. .. FINISH: ENET1 RESET
3955 // .. .. FINISH: ENET RESET
3956 // .. .. START: I2C RESET
3957 // .. .. .. START: I2C0 RESET
3958 // .. .. .. .. START: DIR MODE GPIO BANK0
3959 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3960 // .. .. .. .. START: DIR MODE GPIO BANK1
3961 // .. .. .. .. DIRECTION_1 = 0x4000
3962 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
3963 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U
3965 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU
,0x00004000U
),
3966 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3967 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3968 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3969 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3970 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3971 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3972 // .. .. .. .. MASK_1_LSW = 0xbfff
3973 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
3974 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
3975 // .. .. .. .. DATA_1_LSW = 0x4000
3976 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
3977 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U
3979 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF4000U
),
3980 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3981 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3982 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3983 // .. .. .. .. START: OUTPUT ENABLE
3984 // .. .. .. .. FINISH: OUTPUT ENABLE
3985 // .. .. .. .. START: OUTPUT ENABLE
3986 // .. .. .. .. OP_ENABLE_1 = 0x4000
3987 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
3988 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U
3990 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU
,0x00004000U
),
3991 // .. .. .. .. FINISH: OUTPUT ENABLE
3992 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3993 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3994 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3995 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3996 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3997 // .. .. .. .. MASK_1_LSW = 0xbfff
3998 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
3999 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
4000 // .. .. .. .. DATA_1_LSW = 0x0
4001 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
4002 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
4004 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF0000U
),
4005 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4006 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4007 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4008 // .. .. .. .. START: ADD 1 MS DELAY
4010 EMIT_MASKDELAY(0XF8F00200, 1),
4011 // .. .. .. .. FINISH: ADD 1 MS DELAY
4012 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4013 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4014 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4015 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4016 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4017 // .. .. .. .. MASK_1_LSW = 0xbfff
4018 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
4019 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
4020 // .. .. .. .. DATA_1_LSW = 0x4000
4021 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
4022 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U
4024 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF4000U
),
4025 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4026 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4027 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4028 // .. .. .. FINISH: I2C0 RESET
4029 // .. .. .. START: I2C1 RESET
4030 // .. .. .. .. START: DIR MODE GPIO BANK0
4031 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
4032 // .. .. .. .. START: DIR MODE GPIO BANK1
4033 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
4034 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4035 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4036 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4037 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4038 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4039 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4040 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4041 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4042 // .. .. .. .. START: OUTPUT ENABLE
4043 // .. .. .. .. FINISH: OUTPUT ENABLE
4044 // .. .. .. .. START: OUTPUT ENABLE
4045 // .. .. .. .. FINISH: OUTPUT ENABLE
4046 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4047 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4048 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4049 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4050 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4051 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4052 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4053 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4054 // .. .. .. .. START: ADD 1 MS DELAY
4056 EMIT_MASKDELAY(0XF8F00200, 1),
4057 // .. .. .. .. FINISH: ADD 1 MS DELAY
4058 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4059 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4060 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4061 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4062 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4063 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4064 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4065 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4066 // .. .. .. FINISH: I2C1 RESET
4067 // .. .. FINISH: I2C RESET
4068 // .. .. START: NOR CHIP SELECT
4069 // .. .. .. START: DIR MODE BANK 0
4070 // .. .. .. FINISH: DIR MODE BANK 0
4071 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4072 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4073 // .. .. .. START: OUTPUT ENABLE BANK 0
4074 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
4075 // .. .. FINISH: NOR CHIP SELECT
4076 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4084 unsigned long ps7_post_config_3_0
[] = {
4086 // .. START: SLCR SETTINGS
4087 // .. UNLOCK_KEY = 0XDF0D
4088 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4089 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4091 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
4092 // .. FINISH: SLCR SETTINGS
4093 // .. START: ENABLING LEVEL SHIFTER
4094 // .. USER_LVL_INP_EN_0 = 1
4095 // .. ==> 0XF8000900[3:3] = 0x00000001U
4096 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
4097 // .. USER_LVL_OUT_EN_0 = 1
4098 // .. ==> 0XF8000900[2:2] = 0x00000001U
4099 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
4100 // .. USER_LVL_INP_EN_1 = 1
4101 // .. ==> 0XF8000900[1:1] = 0x00000001U
4102 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
4103 // .. USER_LVL_OUT_EN_1 = 1
4104 // .. ==> 0XF8000900[0:0] = 0x00000001U
4105 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4107 EMIT_MASKWRITE(0XF8000900, 0x0000000FU
,0x0000000FU
),
4108 // .. FINISH: ENABLING LEVEL SHIFTER
4109 // .. START: FPGA RESETS TO 0
4110 // .. reserved_3 = 0
4111 // .. ==> 0XF8000240[31:25] = 0x00000000U
4112 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
4113 // .. reserved_FPGA_ACP_RST = 0
4114 // .. ==> 0XF8000240[24:24] = 0x00000000U
4115 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
4116 // .. reserved_FPGA_AXDS3_RST = 0
4117 // .. ==> 0XF8000240[23:23] = 0x00000000U
4118 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
4119 // .. reserved_FPGA_AXDS2_RST = 0
4120 // .. ==> 0XF8000240[22:22] = 0x00000000U
4121 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
4122 // .. reserved_FPGA_AXDS1_RST = 0
4123 // .. ==> 0XF8000240[21:21] = 0x00000000U
4124 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
4125 // .. reserved_FPGA_AXDS0_RST = 0
4126 // .. ==> 0XF8000240[20:20] = 0x00000000U
4127 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
4128 // .. reserved_2 = 0
4129 // .. ==> 0XF8000240[19:18] = 0x00000000U
4130 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
4131 // .. reserved_FSSW1_FPGA_RST = 0
4132 // .. ==> 0XF8000240[17:17] = 0x00000000U
4133 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
4134 // .. reserved_FSSW0_FPGA_RST = 0
4135 // .. ==> 0XF8000240[16:16] = 0x00000000U
4136 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
4137 // .. reserved_1 = 0
4138 // .. ==> 0XF8000240[15:14] = 0x00000000U
4139 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
4140 // .. reserved_FPGA_FMSW1_RST = 0
4141 // .. ==> 0XF8000240[13:13] = 0x00000000U
4142 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
4143 // .. reserved_FPGA_FMSW0_RST = 0
4144 // .. ==> 0XF8000240[12:12] = 0x00000000U
4145 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
4146 // .. reserved_FPGA_DMA3_RST = 0
4147 // .. ==> 0XF8000240[11:11] = 0x00000000U
4148 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
4149 // .. reserved_FPGA_DMA2_RST = 0
4150 // .. ==> 0XF8000240[10:10] = 0x00000000U
4151 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
4152 // .. reserved_FPGA_DMA1_RST = 0
4153 // .. ==> 0XF8000240[9:9] = 0x00000000U
4154 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
4155 // .. reserved_FPGA_DMA0_RST = 0
4156 // .. ==> 0XF8000240[8:8] = 0x00000000U
4157 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
4159 // .. ==> 0XF8000240[7:4] = 0x00000000U
4160 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4161 // .. FPGA3_OUT_RST = 0
4162 // .. ==> 0XF8000240[3:3] = 0x00000000U
4163 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
4164 // .. FPGA2_OUT_RST = 0
4165 // .. ==> 0XF8000240[2:2] = 0x00000000U
4166 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
4167 // .. FPGA1_OUT_RST = 0
4168 // .. ==> 0XF8000240[1:1] = 0x00000000U
4169 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4170 // .. FPGA0_OUT_RST = 0
4171 // .. ==> 0XF8000240[0:0] = 0x00000000U
4172 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4174 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU
,0x00000000U
),
4175 // .. FINISH: FPGA RESETS TO 0
4176 // .. START: AFI REGISTERS
4177 // .. .. START: AFI0 REGISTERS
4178 // .. .. FINISH: AFI0 REGISTERS
4179 // .. .. START: AFI1 REGISTERS
4180 // .. .. FINISH: AFI1 REGISTERS
4181 // .. .. START: AFI2 REGISTERS
4182 // .. .. FINISH: AFI2 REGISTERS
4183 // .. .. START: AFI3 REGISTERS
4184 // .. .. FINISH: AFI3 REGISTERS
4185 // .. FINISH: AFI REGISTERS
4186 // .. START: LOCK IT BACK
4187 // .. LOCK_KEY = 0X767B
4188 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4189 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4191 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
4192 // .. FINISH: LOCK IT BACK
4201 unsigned long ps7_pll_init_data_2_0
[] = {
4203 // .. START: SLCR SETTINGS
4204 // .. UNLOCK_KEY = 0XDF0D
4205 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4206 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4208 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
4209 // .. FINISH: SLCR SETTINGS
4210 // .. START: PLL SLCR REGISTERS
4211 // .. .. START: ARM PLL INIT
4212 // .. .. PLL_RES = 0x2
4213 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4214 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4215 // .. .. PLL_CP = 0x2
4216 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4217 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4218 // .. .. LOCK_CNT = 0xfa
4219 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4220 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
4222 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U
,0x000FA220U
),
4223 // .. .. .. START: UPDATE FB_DIV
4224 // .. .. .. PLL_FDIV = 0x28
4225 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4226 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
4228 EMIT_MASKWRITE(0XF8000100, 0x0007F000U
,0x00028000U
),
4229 // .. .. .. FINISH: UPDATE FB_DIV
4230 // .. .. .. START: BY PASS PLL
4231 // .. .. .. PLL_BYPASS_FORCE = 1
4232 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4233 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4235 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000010U
),
4236 // .. .. .. FINISH: BY PASS PLL
4237 // .. .. .. START: ASSERT RESET
4238 // .. .. .. PLL_RESET = 1
4239 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4240 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4242 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000001U
),
4243 // .. .. .. FINISH: ASSERT RESET
4244 // .. .. .. START: DEASSERT RESET
4245 // .. .. .. PLL_RESET = 0
4246 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4247 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4249 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000000U
),
4250 // .. .. .. FINISH: DEASSERT RESET
4251 // .. .. .. START: CHECK PLL STATUS
4252 // .. .. .. ARM_PLL_LOCK = 1
4253 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4254 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4256 EMIT_MASKPOLL(0XF800010C, 0x00000001U
),
4257 // .. .. .. FINISH: CHECK PLL STATUS
4258 // .. .. .. START: REMOVE PLL BY PASS
4259 // .. .. .. PLL_BYPASS_FORCE = 0
4260 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4261 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4263 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000000U
),
4264 // .. .. .. FINISH: REMOVE PLL BY PASS
4265 // .. .. .. SRCSEL = 0x0
4266 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4267 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
4268 // .. .. .. DIVISOR = 0x2
4269 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4270 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
4271 // .. .. .. CPU_6OR4XCLKACT = 0x1
4272 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4273 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
4274 // .. .. .. CPU_3OR2XCLKACT = 0x1
4275 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4276 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
4277 // .. .. .. CPU_2XCLKACT = 0x1
4278 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4279 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
4280 // .. .. .. CPU_1XCLKACT = 0x1
4281 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4282 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
4283 // .. .. .. CPU_PERI_CLKACT = 0x1
4284 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4285 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
4287 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U
,0x1F000200U
),
4288 // .. .. FINISH: ARM PLL INIT
4289 // .. .. START: DDR PLL INIT
4290 // .. .. PLL_RES = 0x2
4291 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4292 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4293 // .. .. PLL_CP = 0x2
4294 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4295 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4296 // .. .. LOCK_CNT = 0x12c
4297 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4298 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
4300 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U
,0x0012C220U
),
4301 // .. .. .. START: UPDATE FB_DIV
4302 // .. .. .. PLL_FDIV = 0x20
4303 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4304 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
4306 EMIT_MASKWRITE(0XF8000104, 0x0007F000U
,0x00020000U
),
4307 // .. .. .. FINISH: UPDATE FB_DIV
4308 // .. .. .. START: BY PASS PLL
4309 // .. .. .. PLL_BYPASS_FORCE = 1
4310 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4311 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4313 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000010U
),
4314 // .. .. .. FINISH: BY PASS PLL
4315 // .. .. .. START: ASSERT RESET
4316 // .. .. .. PLL_RESET = 1
4317 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4318 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4320 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000001U
),
4321 // .. .. .. FINISH: ASSERT RESET
4322 // .. .. .. START: DEASSERT RESET
4323 // .. .. .. PLL_RESET = 0
4324 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4325 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4327 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000000U
),
4328 // .. .. .. FINISH: DEASSERT RESET
4329 // .. .. .. START: CHECK PLL STATUS
4330 // .. .. .. DDR_PLL_LOCK = 1
4331 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4332 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4334 EMIT_MASKPOLL(0XF800010C, 0x00000002U
),
4335 // .. .. .. FINISH: CHECK PLL STATUS
4336 // .. .. .. START: REMOVE PLL BY PASS
4337 // .. .. .. PLL_BYPASS_FORCE = 0
4338 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4339 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4341 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000000U
),
4342 // .. .. .. FINISH: REMOVE PLL BY PASS
4343 // .. .. .. DDR_3XCLKACT = 0x1
4344 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4345 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4346 // .. .. .. DDR_2XCLKACT = 0x1
4347 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4348 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4349 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4350 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4351 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
4352 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4353 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4354 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
4356 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U
,0x0C200003U
),
4357 // .. .. FINISH: DDR PLL INIT
4358 // .. .. START: IO PLL INIT
4359 // .. .. PLL_RES = 0xc
4360 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4361 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
4362 // .. .. PLL_CP = 0x2
4363 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4364 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4365 // .. .. LOCK_CNT = 0x145
4366 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4367 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
4369 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U
,0x001452C0U
),
4370 // .. .. .. START: UPDATE FB_DIV
4371 // .. .. .. PLL_FDIV = 0x1e
4372 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4373 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
4375 EMIT_MASKWRITE(0XF8000108, 0x0007F000U
,0x0001E000U
),
4376 // .. .. .. FINISH: UPDATE FB_DIV
4377 // .. .. .. START: BY PASS PLL
4378 // .. .. .. PLL_BYPASS_FORCE = 1
4379 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4380 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4382 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000010U
),
4383 // .. .. .. FINISH: BY PASS PLL
4384 // .. .. .. START: ASSERT RESET
4385 // .. .. .. PLL_RESET = 1
4386 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4387 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4389 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000001U
),
4390 // .. .. .. FINISH: ASSERT RESET
4391 // .. .. .. START: DEASSERT RESET
4392 // .. .. .. PLL_RESET = 0
4393 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4394 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4396 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000000U
),
4397 // .. .. .. FINISH: DEASSERT RESET
4398 // .. .. .. START: CHECK PLL STATUS
4399 // .. .. .. IO_PLL_LOCK = 1
4400 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4401 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
4403 EMIT_MASKPOLL(0XF800010C, 0x00000004U
),
4404 // .. .. .. FINISH: CHECK PLL STATUS
4405 // .. .. .. START: REMOVE PLL BY PASS
4406 // .. .. .. PLL_BYPASS_FORCE = 0
4407 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4408 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4410 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000000U
),
4411 // .. .. .. FINISH: REMOVE PLL BY PASS
4412 // .. .. FINISH: IO PLL INIT
4413 // .. FINISH: PLL SLCR REGISTERS
4414 // .. START: LOCK IT BACK
4415 // .. LOCK_KEY = 0X767B
4416 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4417 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4419 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
4420 // .. FINISH: LOCK IT BACK
4428 unsigned long ps7_clock_init_data_2_0
[] = {
4430 // .. START: SLCR SETTINGS
4431 // .. UNLOCK_KEY = 0XDF0D
4432 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4433 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4435 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
4436 // .. FINISH: SLCR SETTINGS
4437 // .. START: CLOCK CONTROL SLCR REGISTERS
4439 // .. ==> 0XF8000128[0:0] = 0x00000001U
4440 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4441 // .. DIVISOR0 = 0x23
4442 // .. ==> 0XF8000128[13:8] = 0x00000023U
4443 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
4444 // .. DIVISOR1 = 0x3
4445 // .. ==> 0XF8000128[25:20] = 0x00000003U
4446 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
4448 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U
,0x00302301U
),
4450 // .. ==> 0XF8000138[0:0] = 0x00000001U
4451 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4453 // .. ==> 0XF8000138[4:4] = 0x00000000U
4454 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
4456 EMIT_MASKWRITE(0XF8000138, 0x00000011U
,0x00000001U
),
4458 // .. ==> 0XF8000140[0:0] = 0x00000001U
4459 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4461 // .. ==> 0XF8000140[6:4] = 0x00000000U
4462 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
4464 // .. ==> 0XF8000140[13:8] = 0x00000008U
4465 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
4466 // .. DIVISOR1 = 0x5
4467 // .. ==> 0XF8000140[25:20] = 0x00000005U
4468 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U
4470 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U
,0x00500801U
),
4472 // .. ==> 0XF800014C[0:0] = 0x00000001U
4473 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4475 // .. ==> 0XF800014C[5:4] = 0x00000000U
4476 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4478 // .. ==> 0XF800014C[13:8] = 0x00000005U
4479 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4481 EMIT_MASKWRITE(0XF800014C, 0x00003F31U
,0x00000501U
),
4483 // .. ==> 0XF8000150[0:0] = 0x00000001U
4484 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4486 // .. ==> 0XF8000150[1:1] = 0x00000000U
4487 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4489 // .. ==> 0XF8000150[5:4] = 0x00000000U
4490 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4491 // .. DIVISOR = 0x14
4492 // .. ==> 0XF8000150[13:8] = 0x00000014U
4493 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4495 EMIT_MASKWRITE(0XF8000150, 0x00003F33U
,0x00001401U
),
4497 // .. ==> 0XF8000154[0:0] = 0x00000000U
4498 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4500 // .. ==> 0XF8000154[1:1] = 0x00000001U
4501 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
4503 // .. ==> 0XF8000154[5:4] = 0x00000000U
4504 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4505 // .. DIVISOR = 0x14
4506 // .. ==> 0XF8000154[13:8] = 0x00000014U
4507 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4509 EMIT_MASKWRITE(0XF8000154, 0x00003F33U
,0x00001402U
),
4511 // .. ==> 0XF8000168[0:0] = 0x00000001U
4512 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4514 // .. ==> 0XF8000168[5:4] = 0x00000000U
4515 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4517 // .. ==> 0XF8000168[13:8] = 0x00000005U
4518 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4520 EMIT_MASKWRITE(0XF8000168, 0x00003F31U
,0x00000501U
),
4522 // .. ==> 0XF8000170[5:4] = 0x00000000U
4523 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4524 // .. DIVISOR0 = 0x14
4525 // .. ==> 0XF8000170[13:8] = 0x00000014U
4526 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4527 // .. DIVISOR1 = 0x1
4528 // .. ==> 0XF8000170[25:20] = 0x00000001U
4529 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4531 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U
,0x00101400U
),
4533 // .. ==> 0XF8000180[5:4] = 0x00000000U
4534 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4535 // .. DIVISOR0 = 0x14
4536 // .. ==> 0XF8000180[13:8] = 0x00000014U
4537 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4538 // .. DIVISOR1 = 0x1
4539 // .. ==> 0XF8000180[25:20] = 0x00000001U
4540 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4542 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U
,0x00101400U
),
4544 // .. ==> 0XF8000190[5:4] = 0x00000000U
4545 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4546 // .. DIVISOR0 = 0x14
4547 // .. ==> 0XF8000190[13:8] = 0x00000014U
4548 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4549 // .. DIVISOR1 = 0x1
4550 // .. ==> 0XF8000190[25:20] = 0x00000001U
4551 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4553 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U
,0x00101400U
),
4555 // .. ==> 0XF80001A0[5:4] = 0x00000000U
4556 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4557 // .. DIVISOR0 = 0x14
4558 // .. ==> 0XF80001A0[13:8] = 0x00000014U
4559 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4560 // .. DIVISOR1 = 0x1
4561 // .. ==> 0XF80001A0[25:20] = 0x00000001U
4562 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4564 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U
,0x00101400U
),
4565 // .. CLK_621_TRUE = 0x1
4566 // .. ==> 0XF80001C4[0:0] = 0x00000001U
4567 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4569 EMIT_MASKWRITE(0XF80001C4, 0x00000001U
,0x00000001U
),
4570 // .. DMA_CPU_2XCLKACT = 0x1
4571 // .. ==> 0XF800012C[0:0] = 0x00000001U
4572 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4573 // .. USB0_CPU_1XCLKACT = 0x1
4574 // .. ==> 0XF800012C[2:2] = 0x00000001U
4575 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
4576 // .. USB1_CPU_1XCLKACT = 0x1
4577 // .. ==> 0XF800012C[3:3] = 0x00000001U
4578 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
4579 // .. GEM0_CPU_1XCLKACT = 0x1
4580 // .. ==> 0XF800012C[6:6] = 0x00000001U
4581 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
4582 // .. GEM1_CPU_1XCLKACT = 0x0
4583 // .. ==> 0XF800012C[7:7] = 0x00000000U
4584 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
4585 // .. SDI0_CPU_1XCLKACT = 0x1
4586 // .. ==> 0XF800012C[10:10] = 0x00000001U
4587 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
4588 // .. SDI1_CPU_1XCLKACT = 0x0
4589 // .. ==> 0XF800012C[11:11] = 0x00000000U
4590 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
4591 // .. SPI0_CPU_1XCLKACT = 0x0
4592 // .. ==> 0XF800012C[14:14] = 0x00000000U
4593 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
4594 // .. SPI1_CPU_1XCLKACT = 0x0
4595 // .. ==> 0XF800012C[15:15] = 0x00000000U
4596 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
4597 // .. CAN0_CPU_1XCLKACT = 0x0
4598 // .. ==> 0XF800012C[16:16] = 0x00000000U
4599 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
4600 // .. CAN1_CPU_1XCLKACT = 0x0
4601 // .. ==> 0XF800012C[17:17] = 0x00000000U
4602 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
4603 // .. I2C0_CPU_1XCLKACT = 0x1
4604 // .. ==> 0XF800012C[18:18] = 0x00000001U
4605 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
4606 // .. I2C1_CPU_1XCLKACT = 0x1
4607 // .. ==> 0XF800012C[19:19] = 0x00000001U
4608 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
4609 // .. UART0_CPU_1XCLKACT = 0x0
4610 // .. ==> 0XF800012C[20:20] = 0x00000000U
4611 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
4612 // .. UART1_CPU_1XCLKACT = 0x1
4613 // .. ==> 0XF800012C[21:21] = 0x00000001U
4614 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
4615 // .. GPIO_CPU_1XCLKACT = 0x1
4616 // .. ==> 0XF800012C[22:22] = 0x00000001U
4617 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
4618 // .. LQSPI_CPU_1XCLKACT = 0x1
4619 // .. ==> 0XF800012C[23:23] = 0x00000001U
4620 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
4621 // .. SMC_CPU_1XCLKACT = 0x1
4622 // .. ==> 0XF800012C[24:24] = 0x00000001U
4623 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
4625 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU
,0x01EC044DU
),
4626 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4627 // .. START: THIS SHOULD BE BLANK
4628 // .. FINISH: THIS SHOULD BE BLANK
4629 // .. START: LOCK IT BACK
4630 // .. LOCK_KEY = 0X767B
4631 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4632 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4634 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
4635 // .. FINISH: LOCK IT BACK
4643 unsigned long ps7_ddr_init_data_2_0
[] = {
4645 // .. START: DDR INITIALIZATION
4646 // .. .. START: LOCK DDR
4647 // .. .. reg_ddrc_soft_rstb = 0
4648 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4649 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4650 // .. .. reg_ddrc_powerdown_en = 0x0
4651 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4652 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4653 // .. .. reg_ddrc_data_bus_width = 0x0
4654 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4655 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
4656 // .. .. reg_ddrc_burst8_refresh = 0x0
4657 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4658 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
4659 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4660 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4661 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
4662 // .. .. reg_ddrc_dis_rd_bypass = 0x0
4663 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4664 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
4665 // .. .. reg_ddrc_dis_act_bypass = 0x0
4666 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4667 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
4668 // .. .. reg_ddrc_dis_auto_refresh = 0x0
4669 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4670 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
4672 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000080U
),
4673 // .. .. FINISH: LOCK DDR
4674 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4675 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4676 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
4677 // .. .. reg_ddrc_active_ranks = 0x1
4678 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4679 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
4680 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4681 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4682 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
4683 // .. .. reg_ddrc_wr_odt_block = 0x1
4684 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4685 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
4686 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4687 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4688 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
4689 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4690 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4691 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
4692 // .. .. reg_ddrc_addrmap_open_bank = 0x0
4693 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4694 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4695 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4696 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4697 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4699 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU
,0x00081081U
),
4700 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4701 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4702 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
4703 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4704 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4705 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
4706 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4707 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4708 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
4710 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU
,0x03C0780FU
),
4711 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4712 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4713 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4714 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4715 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4716 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
4717 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4718 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4719 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
4721 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU
,0x02001001U
),
4722 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4723 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4724 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4725 // .. .. reg_ddrc_w_xact_run_length = 0x8
4726 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4727 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
4728 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4729 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4730 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
4732 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU
,0x00014001U
),
4733 // .. .. reg_ddrc_t_rc = 0x1b
4734 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
4735 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU
4736 // .. .. reg_ddrc_t_rfc_min = 0x56
4737 // .. .. ==> 0XF8006014[13:6] = 0x00000056U
4738 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U
4739 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4740 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4741 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
4743 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU
,0x0004159BU
),
4744 // .. .. reg_ddrc_wr2pre = 0x12
4745 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4746 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
4747 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4748 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4749 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
4750 // .. .. reg_ddrc_t_faw = 0x10
4751 // .. .. ==> 0XF8006018[15:10] = 0x00000010U
4752 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U
4753 // .. .. reg_ddrc_t_ras_max = 0x24
4754 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4755 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
4756 // .. .. reg_ddrc_t_ras_min = 0x14
4757 // .. .. ==> 0XF8006018[26:22] = 0x00000014U
4758 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U
4759 // .. .. reg_ddrc_t_cke = 0x4
4760 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4761 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
4763 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU
,0x452440D2U
),
4764 // .. .. reg_ddrc_write_latency = 0x5
4765 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4766 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
4767 // .. .. reg_ddrc_rd2wr = 0x7
4768 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4769 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
4770 // .. .. reg_ddrc_wr2rd = 0xe
4771 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4772 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
4773 // .. .. reg_ddrc_t_xp = 0x4
4774 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4775 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
4776 // .. .. reg_ddrc_pad_pd = 0x0
4777 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4778 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
4779 // .. .. reg_ddrc_rd2pre = 0x4
4780 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4781 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
4782 // .. .. reg_ddrc_t_rcd = 0x7
4783 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4784 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
4786 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU
,0x720238E5U
),
4787 // .. .. reg_ddrc_t_ccd = 0x4
4788 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4789 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
4790 // .. .. reg_ddrc_t_rrd = 0x4
4791 // .. .. ==> 0XF8006020[7:5] = 0x00000004U
4792 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U
4793 // .. .. reg_ddrc_refresh_margin = 0x2
4794 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4795 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4796 // .. .. reg_ddrc_t_rp = 0x7
4797 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4798 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
4799 // .. .. reg_ddrc_refresh_to_x32 = 0x8
4800 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4801 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
4802 // .. .. reg_ddrc_sdram = 0x1
4803 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4804 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
4805 // .. .. reg_ddrc_mobile = 0x0
4806 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4807 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
4808 // .. .. reg_ddrc_clock_stop_en = 0x0
4809 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4810 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
4811 // .. .. reg_ddrc_read_latency = 0x7
4812 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4813 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
4814 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4815 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4816 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
4817 // .. .. reg_ddrc_dis_pad_pd = 0x0
4818 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4819 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
4820 // .. .. reg_ddrc_loopback = 0x0
4821 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4822 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
4824 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU
,0x27287290U
),
4825 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4826 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4827 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4828 // .. .. reg_ddrc_prefer_write = 0x0
4829 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4830 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4831 // .. .. reg_ddrc_max_rank_rd = 0xf
4832 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4833 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
4834 // .. .. reg_ddrc_mr_wr = 0x0
4835 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4836 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4837 // .. .. reg_ddrc_mr_addr = 0x0
4838 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4839 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
4840 // .. .. reg_ddrc_mr_data = 0x0
4841 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4842 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
4843 // .. .. ddrc_reg_mr_wr_busy = 0x0
4844 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4845 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
4846 // .. .. reg_ddrc_mr_type = 0x0
4847 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4848 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
4849 // .. .. reg_ddrc_mr_rdata_valid = 0x0
4850 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4851 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4853 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU
,0x0000003CU
),
4854 // .. .. reg_ddrc_final_wait_x32 = 0x7
4855 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4856 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
4857 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4858 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4859 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
4860 // .. .. reg_ddrc_t_mrd = 0x4
4861 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4862 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
4864 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU
,0x00002007U
),
4865 // .. .. reg_ddrc_emr2 = 0x8
4866 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4867 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
4868 // .. .. reg_ddrc_emr3 = 0x0
4869 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4870 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
4872 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU
,0x00000008U
),
4873 // .. .. reg_ddrc_mr = 0x930
4874 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4875 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
4876 // .. .. reg_ddrc_emr = 0x4
4877 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4878 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
4880 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU
,0x00040930U
),
4881 // .. .. reg_ddrc_burst_rdwr = 0x4
4882 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4883 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
4884 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4885 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4886 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
4887 // .. .. reg_ddrc_post_cke_x1024 = 0x1
4888 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4889 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
4890 // .. .. reg_ddrc_burstchop = 0x0
4891 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4892 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4894 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU
,0x00011054U
),
4895 // .. .. reg_ddrc_force_low_pri_n = 0x0
4896 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4897 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4898 // .. .. reg_ddrc_dis_dq = 0x0
4899 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4900 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4901 // .. .. reg_phy_debug_mode = 0x0
4902 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4903 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4904 // .. .. reg_phy_wr_level_start = 0x0
4905 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4906 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
4907 // .. .. reg_phy_rd_level_start = 0x0
4908 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4909 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
4910 // .. .. reg_phy_dq0_wait_t = 0x0
4911 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4912 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
4914 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U
,0x00000000U
),
4915 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4916 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4917 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
4918 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4919 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4920 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
4921 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4922 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4923 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
4924 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4925 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4926 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4927 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4928 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4929 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4931 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU
,0x00000777U
),
4932 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4933 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4934 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
4935 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4936 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4937 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4938 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4939 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4940 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
4941 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4942 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4943 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4944 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4945 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4946 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4947 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4948 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4949 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
4950 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4951 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4952 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
4953 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4954 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4955 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
4957 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU
,0xFFF00000U
),
4958 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
4959 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
4960 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
4961 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
4962 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
4963 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
4964 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
4965 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
4966 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
4967 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
4968 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
4969 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
4970 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
4971 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
4972 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
4973 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
4974 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
4975 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
4976 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
4977 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
4978 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
4980 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU
,0x0F666666U
),
4981 // .. .. reg_ddrc_rank0_rd_odt = 0x0
4982 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
4983 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
4984 // .. .. reg_ddrc_rank0_wr_odt = 0x1
4985 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
4986 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
4987 // .. .. reg_ddrc_rank1_rd_odt = 0x1
4988 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
4989 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
4990 // .. .. reg_ddrc_rank1_wr_odt = 0x1
4991 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
4992 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
4993 // .. .. reg_phy_rd_local_odt = 0x0
4994 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
4995 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
4996 // .. .. reg_phy_wr_local_odt = 0x3
4997 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
4998 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
4999 // .. .. reg_phy_idle_local_odt = 0x3
5000 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
5001 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
5002 // .. .. reg_ddrc_rank2_rd_odt = 0x0
5003 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
5004 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
5005 // .. .. reg_ddrc_rank2_wr_odt = 0x0
5006 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
5007 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
5008 // .. .. reg_ddrc_rank3_rd_odt = 0x0
5009 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
5010 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
5011 // .. .. reg_ddrc_rank3_wr_odt = 0x0
5012 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
5013 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
5015 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU
,0x0003C248U
),
5016 // .. .. reg_phy_rd_cmd_to_data = 0x0
5017 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
5018 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
5019 // .. .. reg_phy_wr_cmd_to_data = 0x0
5020 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
5021 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5022 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
5023 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
5024 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
5025 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
5026 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
5027 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
5028 // .. .. reg_phy_use_fixed_re = 0x1
5029 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
5030 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
5031 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
5032 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
5033 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5034 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
5035 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
5036 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5037 // .. .. reg_phy_clk_stall_level = 0x0
5038 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
5039 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5040 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
5041 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
5042 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
5043 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
5044 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5045 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
5047 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU
,0x77010800U
),
5048 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5049 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5050 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
5051 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5052 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5053 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
5054 // .. .. reg_ddrc_dis_dll_calib = 0x0
5055 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5056 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5058 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU
,0x00000101U
),
5059 // .. .. reg_ddrc_rd_odt_delay = 0x3
5060 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5061 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
5062 // .. .. reg_ddrc_wr_odt_delay = 0x0
5063 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5064 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5065 // .. .. reg_ddrc_rd_odt_hold = 0x0
5066 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5067 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
5068 // .. .. reg_ddrc_wr_odt_hold = 0x5
5069 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5070 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
5072 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU
,0x00005003U
),
5073 // .. .. reg_ddrc_pageclose = 0x0
5074 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5075 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5076 // .. .. reg_ddrc_lpr_num_entries = 0x1f
5077 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5078 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
5079 // .. .. reg_ddrc_auto_pre_en = 0x0
5080 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5081 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
5082 // .. .. reg_ddrc_refresh_update_level = 0x0
5083 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5084 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
5085 // .. .. reg_ddrc_dis_wc = 0x0
5086 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5087 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
5088 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5089 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5090 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5091 // .. .. reg_ddrc_selfref_en = 0x0
5092 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5093 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
5095 EMIT_MASKWRITE(0XF8006060, 0x000017FFU
,0x0000003EU
),
5096 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5097 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5098 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
5099 // .. .. reg_arb_go2critical_en = 0x1
5100 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5101 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
5103 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U
,0x00020000U
),
5104 // .. .. reg_ddrc_wrlvl_ww = 0x41
5105 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5106 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
5107 // .. .. reg_ddrc_rdlvl_rr = 0x41
5108 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5109 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
5110 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5111 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5112 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
5114 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU
,0x00284141U
),
5115 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5116 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5117 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
5118 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5119 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5120 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
5122 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU
,0x00001610U
),
5123 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5124 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5125 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
5126 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5127 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5128 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
5129 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5130 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5131 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
5132 // .. .. reg_ddrc_t_cksre = 0x6
5133 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5134 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
5135 // .. .. reg_ddrc_t_cksrx = 0x6
5136 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5137 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
5138 // .. .. reg_ddrc_t_ckesr = 0x4
5139 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5140 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
5142 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU
,0x00466111U
),
5143 // .. .. reg_ddrc_t_ckpde = 0x2
5144 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5145 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
5146 // .. .. reg_ddrc_t_ckpdx = 0x2
5147 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5148 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
5149 // .. .. reg_ddrc_t_ckdpde = 0x2
5150 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5151 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
5152 // .. .. reg_ddrc_t_ckdpdx = 0x2
5153 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5154 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
5155 // .. .. reg_ddrc_t_ckcsx = 0x3
5156 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5157 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
5159 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU
,0x00032222U
),
5160 // .. .. refresh_timer0_start_value_x32 = 0x0
5161 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5162 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
5163 // .. .. refresh_timer1_start_value_x32 = 0x8
5164 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5165 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
5167 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU
,0x00008000U
),
5168 // .. .. reg_ddrc_dis_auto_zq = 0x0
5169 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5170 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5171 // .. .. reg_ddrc_ddr3 = 0x1
5172 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5173 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
5174 // .. .. reg_ddrc_t_mod = 0x200
5175 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5176 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
5177 // .. .. reg_ddrc_t_zq_long_nop = 0x200
5178 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5179 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
5180 // .. .. reg_ddrc_t_zq_short_nop = 0x40
5181 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5182 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
5184 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU
,0x10200802U
),
5185 // .. .. t_zq_short_interval_x1024 = 0xcb73
5186 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5187 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
5188 // .. .. dram_rstn_x1024 = 0x69
5189 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5190 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
5192 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU
,0x0690CB73U
),
5193 // .. .. deeppowerdown_en = 0x0
5194 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5195 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5196 // .. .. deeppowerdown_to_x1024 = 0xff
5197 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5198 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
5200 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU
,0x000001FEU
),
5201 // .. .. dfi_wrlvl_max_x1024 = 0xfff
5202 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5203 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
5204 // .. .. dfi_rdlvl_max_x1024 = 0xfff
5205 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5206 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
5207 // .. .. ddrc_reg_twrlvl_max_error = 0x0
5208 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5209 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
5210 // .. .. ddrc_reg_trdlvl_max_error = 0x0
5211 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5212 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
5213 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5214 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5215 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
5216 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5217 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5218 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
5219 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5220 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5221 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5223 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU
,0x1CFFFFFFU
),
5224 // .. .. reg_ddrc_2t_delay = 0x0
5225 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5226 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
5227 // .. .. reg_ddrc_skip_ocd = 0x1
5228 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5229 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
5230 // .. .. reg_ddrc_dis_pre_bypass = 0x0
5231 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5232 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5234 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU
,0x00000200U
),
5235 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5236 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5237 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
5238 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5239 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5240 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
5241 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5242 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5243 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
5245 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU
,0x00200066U
),
5246 // .. .. START: RESET ECC ERROR
5247 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5248 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5249 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5250 // .. .. Clear_Correctable_DRAM_ECC_error = 1
5251 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5252 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
5254 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000003U
),
5255 // .. .. FINISH: RESET ECC ERROR
5256 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5257 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5258 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5259 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5260 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5261 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5263 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000000U
),
5264 // .. .. CORR_ECC_LOG_VALID = 0x0
5265 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5266 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5267 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5268 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5269 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
5271 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU
,0x00000000U
),
5272 // .. .. UNCORR_ECC_LOG_VALID = 0x0
5273 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5274 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5276 EMIT_MASKWRITE(0XF80060DC, 0x00000001U
,0x00000000U
),
5277 // .. .. STAT_NUM_CORR_ERR = 0x0
5278 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5279 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
5280 // .. .. STAT_NUM_UNCORR_ERR = 0x0
5281 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5282 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
5284 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU
,0x00000000U
),
5285 // .. .. reg_ddrc_ecc_mode = 0x0
5286 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5287 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
5288 // .. .. reg_ddrc_dis_scrub = 0x1
5289 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5290 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
5292 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU
,0x00000008U
),
5293 // .. .. reg_phy_dif_on = 0x0
5294 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5295 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
5296 // .. .. reg_phy_dif_off = 0x0
5297 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5298 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5300 EMIT_MASKWRITE(0XF8006114, 0x000000FFU
,0x00000000U
),
5301 // .. .. reg_phy_data_slice_in_use = 0x1
5302 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5303 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5304 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5305 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5306 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5307 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5308 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5309 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5310 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5311 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5312 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5313 // .. .. reg_phy_board_lpbk_tx = 0x0
5314 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5315 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5316 // .. .. reg_phy_board_lpbk_rx = 0x0
5317 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5318 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5319 // .. .. reg_phy_bist_shift_dq = 0x0
5320 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5321 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5322 // .. .. reg_phy_bist_err_clr = 0x0
5323 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5324 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5325 // .. .. reg_phy_dq_offset = 0x40
5326 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5327 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5329 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU
,0x40000001U
),
5330 // .. .. reg_phy_data_slice_in_use = 0x1
5331 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5332 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5333 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5334 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5335 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5336 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5337 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5338 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5339 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5340 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5341 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5342 // .. .. reg_phy_board_lpbk_tx = 0x0
5343 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5344 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5345 // .. .. reg_phy_board_lpbk_rx = 0x0
5346 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5347 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5348 // .. .. reg_phy_bist_shift_dq = 0x0
5349 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5350 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5351 // .. .. reg_phy_bist_err_clr = 0x0
5352 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5353 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5354 // .. .. reg_phy_dq_offset = 0x40
5355 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5356 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5358 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU
,0x40000001U
),
5359 // .. .. reg_phy_data_slice_in_use = 0x1
5360 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5361 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5362 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5363 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5364 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5365 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5366 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5367 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5368 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5369 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5370 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5371 // .. .. reg_phy_board_lpbk_tx = 0x0
5372 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5373 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5374 // .. .. reg_phy_board_lpbk_rx = 0x0
5375 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5376 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5377 // .. .. reg_phy_bist_shift_dq = 0x0
5378 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5379 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5380 // .. .. reg_phy_bist_err_clr = 0x0
5381 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5382 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5383 // .. .. reg_phy_dq_offset = 0x40
5384 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5385 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5386 // .. .. reg_phy_data_slice_in_use = 0x1
5387 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5388 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5389 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5390 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5391 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5392 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5393 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5394 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5395 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5396 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5397 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5398 // .. .. reg_phy_board_lpbk_tx = 0x0
5399 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5400 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5401 // .. .. reg_phy_board_lpbk_rx = 0x0
5402 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5403 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5404 // .. .. reg_phy_bist_shift_dq = 0x0
5405 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5406 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5407 // .. .. reg_phy_bist_err_clr = 0x0
5408 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5409 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5410 // .. .. reg_phy_dq_offset = 0x40
5411 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5412 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5414 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU
,0x40000001U
),
5415 // .. .. reg_phy_data_slice_in_use = 0x1
5416 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5417 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5418 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5419 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5420 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5421 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5422 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5423 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5424 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5425 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5426 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5427 // .. .. reg_phy_board_lpbk_tx = 0x0
5428 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5429 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5430 // .. .. reg_phy_board_lpbk_rx = 0x0
5431 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5432 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5433 // .. .. reg_phy_bist_shift_dq = 0x0
5434 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5435 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5436 // .. .. reg_phy_bist_err_clr = 0x0
5437 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5438 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5439 // .. .. reg_phy_dq_offset = 0x40
5440 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5441 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5443 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU
,0x40000001U
),
5444 // .. .. reg_phy_wrlvl_init_ratio = 0x1e
5445 // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
5446 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001EU
5447 // .. .. reg_phy_gatelvl_init_ratio = 0xee
5448 // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
5449 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U
5451 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU
,0x0003B81EU
),
5452 // .. .. reg_phy_wrlvl_init_ratio = 0x25
5453 // .. .. ==> 0XF8006130[9:0] = 0x00000025U
5454 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000025U
5455 // .. .. reg_phy_gatelvl_init_ratio = 0x10d
5456 // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
5457 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00043400U
5459 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU
,0x00043425U
),
5460 // .. .. reg_phy_wrlvl_init_ratio = 0x19
5461 // .. .. ==> 0XF8006134[9:0] = 0x00000019U
5462 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000019U
5463 // .. .. reg_phy_gatelvl_init_ratio = 0xf3
5464 // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
5465 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003CC00U
5467 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU
,0x0003CC19U
),
5468 // .. .. reg_phy_wrlvl_init_ratio = 0x2a
5469 // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
5470 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002AU
5471 // .. .. reg_phy_gatelvl_init_ratio = 0x109
5472 // .. .. ==> 0XF8006138[19:10] = 0x00000109U
5473 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00042400U
5475 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU
,0x0004242AU
),
5476 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5477 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5478 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5479 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5480 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5481 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5482 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5483 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5484 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5486 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU
,0x00000035U
),
5487 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5488 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5489 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5490 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5491 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5492 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5493 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5494 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5495 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5497 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU
,0x00000035U
),
5498 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5499 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5500 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5501 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5502 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5503 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5504 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5505 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5506 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5508 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU
,0x00000035U
),
5509 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5510 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5511 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5512 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5513 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5514 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5515 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5516 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5517 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5519 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU
,0x00000035U
),
5520 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
5521 // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
5522 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009EU
5523 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5524 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5525 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5526 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5527 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5528 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5530 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU
,0x0000009EU
),
5531 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
5532 // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
5533 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A5U
5534 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5535 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5536 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5537 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5538 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5539 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5541 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU
,0x000000A5U
),
5542 // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
5543 // .. .. ==> 0XF800615C[9:0] = 0x00000099U
5544 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000099U
5545 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5546 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5547 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5548 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5549 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5550 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5552 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU
,0x00000099U
),
5553 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
5554 // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
5555 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AAU
5556 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5557 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5558 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5559 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5560 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5561 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5563 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU
,0x000000AAU
),
5564 // .. .. reg_phy_fifo_we_slave_ratio = 0x143
5565 // .. .. ==> 0XF8006168[10:0] = 0x00000143U
5566 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U
5567 // .. .. reg_phy_fifo_we_in_force = 0x0
5568 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5569 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5570 // .. .. reg_phy_fifo_we_in_delay = 0x0
5571 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5572 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5574 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU
,0x00000143U
),
5575 // .. .. reg_phy_fifo_we_slave_ratio = 0x162
5576 // .. .. ==> 0XF800616C[10:0] = 0x00000162U
5577 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000162U
5578 // .. .. reg_phy_fifo_we_in_force = 0x0
5579 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5580 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5581 // .. .. reg_phy_fifo_we_in_delay = 0x0
5582 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5583 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5585 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU
,0x00000162U
),
5586 // .. .. reg_phy_fifo_we_slave_ratio = 0x148
5587 // .. .. ==> 0XF8006170[10:0] = 0x00000148U
5588 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000148U
5589 // .. .. reg_phy_fifo_we_in_force = 0x0
5590 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5591 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5592 // .. .. reg_phy_fifo_we_in_delay = 0x0
5593 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5594 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5596 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU
,0x00000148U
),
5597 // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
5598 // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
5599 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000015EU
5600 // .. .. reg_phy_fifo_we_in_force = 0x0
5601 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5602 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5603 // .. .. reg_phy_fifo_we_in_delay = 0x0
5604 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5605 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5607 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU
,0x0000015EU
),
5608 // .. .. reg_phy_wr_data_slave_ratio = 0xde
5609 // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
5610 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DEU
5611 // .. .. reg_phy_wr_data_slave_force = 0x0
5612 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5613 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5614 // .. .. reg_phy_wr_data_slave_delay = 0x0
5615 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5616 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5618 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU
,0x000000DEU
),
5619 // .. .. reg_phy_wr_data_slave_ratio = 0xe5
5620 // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
5621 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E5U
5622 // .. .. reg_phy_wr_data_slave_force = 0x0
5623 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5624 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5625 // .. .. reg_phy_wr_data_slave_delay = 0x0
5626 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5627 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5629 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU
,0x000000E5U
),
5630 // .. .. reg_phy_wr_data_slave_ratio = 0xd9
5631 // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
5632 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D9U
5633 // .. .. reg_phy_wr_data_slave_force = 0x0
5634 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5635 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5636 // .. .. reg_phy_wr_data_slave_delay = 0x0
5637 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5638 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5640 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU
,0x000000D9U
),
5641 // .. .. reg_phy_wr_data_slave_ratio = 0xea
5642 // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
5643 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EAU
5644 // .. .. reg_phy_wr_data_slave_force = 0x0
5645 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5646 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5647 // .. .. reg_phy_wr_data_slave_delay = 0x0
5648 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5649 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5651 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU
,0x000000EAU
),
5652 // .. .. reg_phy_loopback = 0x0
5653 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5654 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5655 // .. .. reg_phy_bl2 = 0x0
5656 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5657 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5658 // .. .. reg_phy_at_spd_atpg = 0x0
5659 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5660 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5661 // .. .. reg_phy_bist_enable = 0x0
5662 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5663 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5664 // .. .. reg_phy_bist_force_err = 0x0
5665 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5666 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5667 // .. .. reg_phy_bist_mode = 0x0
5668 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5669 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
5670 // .. .. reg_phy_invert_clkout = 0x1
5671 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5672 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
5673 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5674 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5675 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
5676 // .. .. reg_phy_sel_logic = 0x0
5677 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5678 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
5679 // .. .. reg_phy_ctrl_slave_ratio = 0x100
5680 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5681 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
5682 // .. .. reg_phy_ctrl_slave_force = 0x0
5683 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5684 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
5685 // .. .. reg_phy_ctrl_slave_delay = 0x0
5686 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5687 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
5688 // .. .. reg_phy_use_rank0_delays = 0x1
5689 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5690 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5691 // .. .. reg_phy_lpddr = 0x0
5692 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5693 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
5694 // .. .. reg_phy_cmd_latency = 0x0
5695 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5696 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
5697 // .. .. reg_phy_int_lpbk = 0x0
5698 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5699 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
5701 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU
,0x10040080U
),
5702 // .. .. reg_phy_wr_rl_delay = 0x2
5703 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5704 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
5705 // .. .. reg_phy_rd_rl_delay = 0x4
5706 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5707 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
5708 // .. .. reg_phy_dll_lock_diff = 0xf
5709 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5710 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
5711 // .. .. reg_phy_use_wr_level = 0x1
5712 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5713 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
5714 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5715 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5716 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
5717 // .. .. reg_phy_use_rd_data_eye_level = 0x1
5718 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5719 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
5720 // .. .. reg_phy_dis_calib_rst = 0x0
5721 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5722 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5723 // .. .. reg_phy_ctrl_slave_delay = 0x0
5724 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5725 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
5727 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU
,0x0001FC82U
),
5728 // .. .. reg_arb_page_addr_mask = 0x0
5729 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5730 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5732 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU
,0x00000000U
),
5733 // .. .. reg_arb_pri_wr_portn = 0x3ff
5734 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5735 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5736 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5737 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5738 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5739 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5740 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5741 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5742 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5743 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5744 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5745 // .. .. reg_arb_dis_rmw_portn = 0x1
5746 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5747 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5749 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU
,0x000803FFU
),
5750 // .. .. reg_arb_pri_wr_portn = 0x3ff
5751 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5752 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5753 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5754 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5755 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5756 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5757 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5758 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5759 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5760 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5761 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5762 // .. .. reg_arb_dis_rmw_portn = 0x1
5763 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5764 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5766 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU
,0x000803FFU
),
5767 // .. .. reg_arb_pri_wr_portn = 0x3ff
5768 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5769 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5770 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5771 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5772 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5773 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5774 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5775 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5776 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5777 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5778 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5779 // .. .. reg_arb_dis_rmw_portn = 0x1
5780 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5781 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5783 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU
,0x000803FFU
),
5784 // .. .. reg_arb_pri_wr_portn = 0x3ff
5785 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5786 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5787 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5788 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5789 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5790 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5791 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5792 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5793 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5794 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5795 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5796 // .. .. reg_arb_dis_rmw_portn = 0x1
5797 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5798 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5800 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU
,0x000803FFU
),
5801 // .. .. reg_arb_pri_rd_portn = 0x3ff
5802 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5803 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5804 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5805 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5806 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5807 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5808 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5809 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5810 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5811 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5812 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5813 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5814 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5815 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5817 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU
,0x000003FFU
),
5818 // .. .. reg_arb_pri_rd_portn = 0x3ff
5819 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5820 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5821 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5822 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5823 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5824 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5825 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5826 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5827 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5828 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5829 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5830 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5831 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5832 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5834 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU
,0x000003FFU
),
5835 // .. .. reg_arb_pri_rd_portn = 0x3ff
5836 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5837 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5838 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5839 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5840 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5841 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5842 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5843 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5844 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5845 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5846 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5847 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5848 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5849 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5851 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU
,0x000003FFU
),
5852 // .. .. reg_arb_pri_rd_portn = 0x3ff
5853 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5854 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5855 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5856 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5857 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5858 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5859 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5860 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5861 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5862 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5863 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5864 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5865 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5866 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5868 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU
,0x000003FFU
),
5869 // .. .. reg_ddrc_lpddr2 = 0x0
5870 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5871 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5872 // .. .. reg_ddrc_per_bank_refresh = 0x0
5873 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5874 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5875 // .. .. reg_ddrc_derate_enable = 0x0
5876 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5877 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5878 // .. .. reg_ddrc_mr4_margin = 0x0
5879 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5880 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
5882 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U
,0x00000000U
),
5883 // .. .. reg_ddrc_mr4_read_interval = 0x0
5884 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5885 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5887 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU
,0x00000000U
),
5888 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5889 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5890 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
5891 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5892 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5893 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
5894 // .. .. reg_ddrc_t_mrw = 0x5
5895 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5896 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
5898 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU
,0x00005125U
),
5899 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5900 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5901 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
5902 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5903 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5904 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
5906 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU
,0x000012A8U
),
5907 // .. .. START: POLL ON DCI STATUS
5909 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5910 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
5912 EMIT_MASKPOLL(0XF8000B74, 0x00002000U
),
5913 // .. .. FINISH: POLL ON DCI STATUS
5914 // .. .. START: UNLOCK DDR
5915 // .. .. reg_ddrc_soft_rstb = 0x1
5916 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5917 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5918 // .. .. reg_ddrc_powerdown_en = 0x0
5919 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5920 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5921 // .. .. reg_ddrc_data_bus_width = 0x0
5922 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5923 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
5924 // .. .. reg_ddrc_burst8_refresh = 0x0
5925 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5926 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
5927 // .. .. reg_ddrc_rdwr_idle_gap = 1
5928 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5929 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
5930 // .. .. reg_ddrc_dis_rd_bypass = 0x0
5931 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5932 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
5933 // .. .. reg_ddrc_dis_act_bypass = 0x0
5934 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5935 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
5936 // .. .. reg_ddrc_dis_auto_refresh = 0x0
5937 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5938 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5940 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000081U
),
5941 // .. .. FINISH: UNLOCK DDR
5942 // .. .. START: CHECK DDR STATUS
5943 // .. .. ddrc_reg_operating_mode = 1
5944 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5945 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
5947 EMIT_MASKPOLL(0XF8006054, 0x00000007U
),
5948 // .. .. FINISH: CHECK DDR STATUS
5949 // .. FINISH: DDR INITIALIZATION
5957 unsigned long ps7_mio_init_data_2_0
[] = {
5959 // .. START: SLCR SETTINGS
5960 // .. UNLOCK_KEY = 0XDF0D
5961 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
5962 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
5964 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
5965 // .. FINISH: SLCR SETTINGS
5966 // .. START: OCM REMAPPING
5968 // .. ==> 0XF8000B00[0:0] = 0x00000001U
5969 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
5970 // .. VREF_PULLUP_EN = 0x0
5971 // .. ==> 0XF8000B00[1:1] = 0x00000000U
5972 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
5973 // .. CLK_PULLUP_EN = 0x0
5974 // .. ==> 0XF8000B00[8:8] = 0x00000000U
5975 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5976 // .. SRSTN_PULLUP_EN = 0x0
5977 // .. ==> 0XF8000B00[9:9] = 0x00000000U
5978 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
5980 EMIT_MASKWRITE(0XF8000B00, 0x00000303U
,0x00000001U
),
5981 // .. FINISH: OCM REMAPPING
5982 // .. START: DDRIOB SETTINGS
5983 // .. INP_POWER = 0x0
5984 // .. ==> 0XF8000B40[0:0] = 0x00000000U
5985 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5986 // .. INP_TYPE = 0x0
5987 // .. ==> 0XF8000B40[2:1] = 0x00000000U
5988 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
5989 // .. DCI_UPDATE = 0x0
5990 // .. ==> 0XF8000B40[3:3] = 0x00000000U
5991 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5993 // .. ==> 0XF8000B40[4:4] = 0x00000000U
5994 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
5995 // .. DCR_TYPE = 0x0
5996 // .. ==> 0XF8000B40[6:5] = 0x00000000U
5997 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
5998 // .. IBUF_DISABLE_MODE = 0x0
5999 // .. ==> 0XF8000B40[7:7] = 0x00000000U
6000 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6001 // .. TERM_DISABLE_MODE = 0x0
6002 // .. ==> 0XF8000B40[8:8] = 0x00000000U
6003 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6004 // .. OUTPUT_EN = 0x3
6005 // .. ==> 0XF8000B40[10:9] = 0x00000003U
6006 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6007 // .. PULLUP_EN = 0x0
6008 // .. ==> 0XF8000B40[11:11] = 0x00000000U
6009 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6011 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU
,0x00000600U
),
6012 // .. INP_POWER = 0x0
6013 // .. ==> 0XF8000B44[0:0] = 0x00000000U
6014 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6015 // .. INP_TYPE = 0x0
6016 // .. ==> 0XF8000B44[2:1] = 0x00000000U
6017 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
6018 // .. DCI_UPDATE = 0x0
6019 // .. ==> 0XF8000B44[3:3] = 0x00000000U
6020 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6022 // .. ==> 0XF8000B44[4:4] = 0x00000000U
6023 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
6024 // .. DCR_TYPE = 0x0
6025 // .. ==> 0XF8000B44[6:5] = 0x00000000U
6026 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6027 // .. IBUF_DISABLE_MODE = 0x0
6028 // .. ==> 0XF8000B44[7:7] = 0x00000000U
6029 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6030 // .. TERM_DISABLE_MODE = 0x0
6031 // .. ==> 0XF8000B44[8:8] = 0x00000000U
6032 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6033 // .. OUTPUT_EN = 0x3
6034 // .. ==> 0XF8000B44[10:9] = 0x00000003U
6035 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6036 // .. PULLUP_EN = 0x0
6037 // .. ==> 0XF8000B44[11:11] = 0x00000000U
6038 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6040 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU
,0x00000600U
),
6041 // .. INP_POWER = 0x0
6042 // .. ==> 0XF8000B48[0:0] = 0x00000000U
6043 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6044 // .. INP_TYPE = 0x1
6045 // .. ==> 0XF8000B48[2:1] = 0x00000001U
6046 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
6047 // .. DCI_UPDATE = 0x0
6048 // .. ==> 0XF8000B48[3:3] = 0x00000000U
6049 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6051 // .. ==> 0XF8000B48[4:4] = 0x00000001U
6052 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6053 // .. DCR_TYPE = 0x3
6054 // .. ==> 0XF8000B48[6:5] = 0x00000003U
6055 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6056 // .. IBUF_DISABLE_MODE = 0
6057 // .. ==> 0XF8000B48[7:7] = 0x00000000U
6058 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6059 // .. TERM_DISABLE_MODE = 0
6060 // .. ==> 0XF8000B48[8:8] = 0x00000000U
6061 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6062 // .. OUTPUT_EN = 0x3
6063 // .. ==> 0XF8000B48[10:9] = 0x00000003U
6064 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6065 // .. PULLUP_EN = 0x0
6066 // .. ==> 0XF8000B48[11:11] = 0x00000000U
6067 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6069 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU
,0x00000672U
),
6070 // .. INP_POWER = 0x0
6071 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6072 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6073 // .. INP_TYPE = 0x1
6074 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6075 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
6076 // .. DCI_UPDATE = 0x0
6077 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6078 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6080 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6081 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6082 // .. DCR_TYPE = 0x3
6083 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6084 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6085 // .. IBUF_DISABLE_MODE = 0
6086 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6087 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6088 // .. TERM_DISABLE_MODE = 0
6089 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6090 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6091 // .. OUTPUT_EN = 0x3
6092 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6093 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6094 // .. PULLUP_EN = 0x0
6095 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6096 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6098 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU
,0x00000672U
),
6099 // .. INP_POWER = 0x0
6100 // .. ==> 0XF8000B50[0:0] = 0x00000000U
6101 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6102 // .. INP_TYPE = 0x2
6103 // .. ==> 0XF8000B50[2:1] = 0x00000002U
6104 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
6105 // .. DCI_UPDATE = 0x0
6106 // .. ==> 0XF8000B50[3:3] = 0x00000000U
6107 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6109 // .. ==> 0XF8000B50[4:4] = 0x00000001U
6110 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6111 // .. DCR_TYPE = 0x3
6112 // .. ==> 0XF8000B50[6:5] = 0x00000003U
6113 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6114 // .. IBUF_DISABLE_MODE = 0
6115 // .. ==> 0XF8000B50[7:7] = 0x00000000U
6116 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6117 // .. TERM_DISABLE_MODE = 0
6118 // .. ==> 0XF8000B50[8:8] = 0x00000000U
6119 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6120 // .. OUTPUT_EN = 0x3
6121 // .. ==> 0XF8000B50[10:9] = 0x00000003U
6122 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6123 // .. PULLUP_EN = 0x0
6124 // .. ==> 0XF8000B50[11:11] = 0x00000000U
6125 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6127 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU
,0x00000674U
),
6128 // .. INP_POWER = 0x0
6129 // .. ==> 0XF8000B54[0:0] = 0x00000000U
6130 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6131 // .. INP_TYPE = 0x2
6132 // .. ==> 0XF8000B54[2:1] = 0x00000002U
6133 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
6134 // .. DCI_UPDATE = 0x0
6135 // .. ==> 0XF8000B54[3:3] = 0x00000000U
6136 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6138 // .. ==> 0XF8000B54[4:4] = 0x00000001U
6139 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6140 // .. DCR_TYPE = 0x3
6141 // .. ==> 0XF8000B54[6:5] = 0x00000003U
6142 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6143 // .. IBUF_DISABLE_MODE = 0
6144 // .. ==> 0XF8000B54[7:7] = 0x00000000U
6145 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6146 // .. TERM_DISABLE_MODE = 0
6147 // .. ==> 0XF8000B54[8:8] = 0x00000000U
6148 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6149 // .. OUTPUT_EN = 0x3
6150 // .. ==> 0XF8000B54[10:9] = 0x00000003U
6151 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6152 // .. PULLUP_EN = 0x0
6153 // .. ==> 0XF8000B54[11:11] = 0x00000000U
6154 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6156 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU
,0x00000674U
),
6157 // .. INP_POWER = 0x0
6158 // .. ==> 0XF8000B58[0:0] = 0x00000000U
6159 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6160 // .. INP_TYPE = 0x0
6161 // .. ==> 0XF8000B58[2:1] = 0x00000000U
6162 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
6163 // .. DCI_UPDATE = 0x0
6164 // .. ==> 0XF8000B58[3:3] = 0x00000000U
6165 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6167 // .. ==> 0XF8000B58[4:4] = 0x00000000U
6168 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
6169 // .. DCR_TYPE = 0x0
6170 // .. ==> 0XF8000B58[6:5] = 0x00000000U
6171 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6172 // .. IBUF_DISABLE_MODE = 0x0
6173 // .. ==> 0XF8000B58[7:7] = 0x00000000U
6174 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6175 // .. TERM_DISABLE_MODE = 0x0
6176 // .. ==> 0XF8000B58[8:8] = 0x00000000U
6177 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6178 // .. OUTPUT_EN = 0x3
6179 // .. ==> 0XF8000B58[10:9] = 0x00000003U
6180 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6181 // .. PULLUP_EN = 0x0
6182 // .. ==> 0XF8000B58[11:11] = 0x00000000U
6183 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6185 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU
,0x00000600U
),
6186 // .. DRIVE_P = 0x1c
6187 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6188 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6190 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6191 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6193 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6194 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
6196 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6197 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
6199 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6200 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6202 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6203 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6205 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU
,0x0018C61CU
),
6206 // .. DRIVE_P = 0x1c
6207 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6208 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6210 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6211 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6213 // .. ==> 0XF8000B60[18:14] = 0x00000006U
6214 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6216 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6217 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6219 // .. ==> 0XF8000B60[26:24] = 0x00000000U
6220 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6222 // .. ==> 0XF8000B60[31:27] = 0x00000000U
6223 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6225 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU
,0x00F9861CU
),
6226 // .. DRIVE_P = 0x1c
6227 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6228 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6230 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6231 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6233 // .. ==> 0XF8000B64[18:14] = 0x00000006U
6234 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6236 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6237 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6239 // .. ==> 0XF8000B64[26:24] = 0x00000000U
6240 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6242 // .. ==> 0XF8000B64[31:27] = 0x00000000U
6243 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6245 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU
,0x00F9861CU
),
6246 // .. DRIVE_P = 0x1c
6247 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6248 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6250 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6251 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6253 // .. ==> 0XF8000B68[18:14] = 0x00000006U
6254 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6256 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6257 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6259 // .. ==> 0XF8000B68[26:24] = 0x00000000U
6260 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6262 // .. ==> 0XF8000B68[31:27] = 0x00000000U
6263 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6265 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU
,0x00F9861CU
),
6266 // .. VREF_INT_EN = 0x1
6267 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6268 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6269 // .. VREF_SEL = 0x4
6270 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6271 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
6272 // .. VREF_EXT_EN = 0x0
6273 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6274 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6275 // .. VREF_PULLUP_EN = 0x0
6276 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6277 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
6278 // .. REFIO_EN = 0x1
6279 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6280 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
6281 // .. REFIO_TEST = 0x3
6282 // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6283 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
6284 // .. REFIO_PULLUP_EN = 0x0
6285 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6286 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6287 // .. DRST_B_PULLUP_EN = 0x0
6288 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6289 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6290 // .. CKE_PULLUP_EN = 0x0
6291 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6292 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
6294 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU
,0x00000E09U
),
6295 // .. .. START: ASSERT RESET
6297 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6298 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6299 // .. .. VRN_OUT = 0x1
6300 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6301 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6303 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000021U
),
6304 // .. .. FINISH: ASSERT RESET
6305 // .. .. START: DEASSERT RESET
6307 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6308 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
6309 // .. .. VRN_OUT = 0x1
6310 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6311 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6313 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000020U
),
6314 // .. .. FINISH: DEASSERT RESET
6315 // .. .. RESET = 0x1
6316 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6317 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6318 // .. .. ENABLE = 0x1
6319 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6320 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
6321 // .. .. VRP_TRI = 0x0
6322 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6323 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
6324 // .. .. VRN_TRI = 0x0
6325 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6326 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
6327 // .. .. VRP_OUT = 0x0
6328 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6329 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
6330 // .. .. VRN_OUT = 0x1
6331 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6332 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6333 // .. .. NREF_OPT1 = 0x0
6334 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6335 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
6336 // .. .. NREF_OPT2 = 0x0
6337 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6338 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
6339 // .. .. NREF_OPT4 = 0x1
6340 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6341 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
6342 // .. .. PREF_OPT1 = 0x0
6343 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6344 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
6345 // .. .. PREF_OPT2 = 0x0
6346 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6347 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
6348 // .. .. UPDATE_CONTROL = 0x0
6349 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6350 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
6351 // .. .. INIT_COMPLETE = 0x0
6352 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6353 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
6354 // .. .. TST_CLK = 0x0
6355 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6356 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
6357 // .. .. TST_HLN = 0x0
6358 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6359 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
6360 // .. .. TST_HLP = 0x0
6361 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6362 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
6363 // .. .. TST_RST = 0x0
6364 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6365 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
6366 // .. .. INT_DCI_EN = 0x0
6367 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6368 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
6370 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU
,0x00000823U
),
6371 // .. FINISH: DDRIOB SETTINGS
6372 // .. START: MIO PROGRAMMING
6373 // .. TRI_ENABLE = 0
6374 // .. ==> 0XF8000700[0:0] = 0x00000000U
6375 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6377 // .. ==> 0XF8000700[1:1] = 0x00000001U
6378 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6380 // .. ==> 0XF8000700[2:2] = 0x00000000U
6381 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6383 // .. ==> 0XF8000700[4:3] = 0x00000000U
6384 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6386 // .. ==> 0XF8000700[7:5] = 0x00000000U
6387 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6389 // .. ==> 0XF8000700[8:8] = 0x00000000U
6390 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6392 // .. ==> 0XF8000700[11:9] = 0x00000001U
6393 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6395 // .. ==> 0XF8000700[12:12] = 0x00000001U
6396 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6397 // .. DisableRcvr = 0
6398 // .. ==> 0XF8000700[13:13] = 0x00000000U
6399 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6401 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU
,0x00001202U
),
6402 // .. TRI_ENABLE = 0
6403 // .. ==> 0XF8000704[0:0] = 0x00000000U
6404 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6406 // .. ==> 0XF8000704[1:1] = 0x00000001U
6407 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6409 // .. ==> 0XF8000704[2:2] = 0x00000000U
6410 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6412 // .. ==> 0XF8000704[4:3] = 0x00000000U
6413 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6415 // .. ==> 0XF8000704[7:5] = 0x00000000U
6416 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6418 // .. ==> 0XF8000704[8:8] = 0x00000000U
6419 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6421 // .. ==> 0XF8000704[11:9] = 0x00000001U
6422 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6424 // .. ==> 0XF8000704[12:12] = 0x00000001U
6425 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6426 // .. DisableRcvr = 0
6427 // .. ==> 0XF8000704[13:13] = 0x00000000U
6428 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6430 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU
,0x00001202U
),
6431 // .. TRI_ENABLE = 0
6432 // .. ==> 0XF8000708[0:0] = 0x00000000U
6433 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6435 // .. ==> 0XF8000708[1:1] = 0x00000001U
6436 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6438 // .. ==> 0XF8000708[2:2] = 0x00000000U
6439 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6441 // .. ==> 0XF8000708[4:3] = 0x00000000U
6442 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6444 // .. ==> 0XF8000708[7:5] = 0x00000000U
6445 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6447 // .. ==> 0XF8000708[8:8] = 0x00000000U
6448 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6450 // .. ==> 0XF8000708[11:9] = 0x00000001U
6451 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6453 // .. ==> 0XF8000708[12:12] = 0x00000000U
6454 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6455 // .. DisableRcvr = 0
6456 // .. ==> 0XF8000708[13:13] = 0x00000000U
6457 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6459 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU
,0x00000202U
),
6460 // .. TRI_ENABLE = 0
6461 // .. ==> 0XF800070C[0:0] = 0x00000000U
6462 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6464 // .. ==> 0XF800070C[1:1] = 0x00000001U
6465 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6467 // .. ==> 0XF800070C[2:2] = 0x00000000U
6468 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6470 // .. ==> 0XF800070C[4:3] = 0x00000000U
6471 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6473 // .. ==> 0XF800070C[7:5] = 0x00000000U
6474 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6476 // .. ==> 0XF800070C[8:8] = 0x00000000U
6477 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6479 // .. ==> 0XF800070C[11:9] = 0x00000001U
6480 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6482 // .. ==> 0XF800070C[12:12] = 0x00000000U
6483 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6484 // .. DisableRcvr = 0
6485 // .. ==> 0XF800070C[13:13] = 0x00000000U
6486 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6488 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU
,0x00000202U
),
6489 // .. TRI_ENABLE = 0
6490 // .. ==> 0XF8000710[0:0] = 0x00000000U
6491 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6493 // .. ==> 0XF8000710[1:1] = 0x00000001U
6494 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6496 // .. ==> 0XF8000710[2:2] = 0x00000000U
6497 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6499 // .. ==> 0XF8000710[4:3] = 0x00000000U
6500 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6502 // .. ==> 0XF8000710[7:5] = 0x00000000U
6503 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6505 // .. ==> 0XF8000710[8:8] = 0x00000000U
6506 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6508 // .. ==> 0XF8000710[11:9] = 0x00000001U
6509 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6511 // .. ==> 0XF8000710[12:12] = 0x00000000U
6512 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6513 // .. DisableRcvr = 0
6514 // .. ==> 0XF8000710[13:13] = 0x00000000U
6515 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6517 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU
,0x00000202U
),
6518 // .. TRI_ENABLE = 0
6519 // .. ==> 0XF8000714[0:0] = 0x00000000U
6520 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6522 // .. ==> 0XF8000714[1:1] = 0x00000001U
6523 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6525 // .. ==> 0XF8000714[2:2] = 0x00000000U
6526 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6528 // .. ==> 0XF8000714[4:3] = 0x00000000U
6529 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6531 // .. ==> 0XF8000714[7:5] = 0x00000000U
6532 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6534 // .. ==> 0XF8000714[8:8] = 0x00000000U
6535 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6537 // .. ==> 0XF8000714[11:9] = 0x00000001U
6538 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6540 // .. ==> 0XF8000714[12:12] = 0x00000000U
6541 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6542 // .. DisableRcvr = 0
6543 // .. ==> 0XF8000714[13:13] = 0x00000000U
6544 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6546 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU
,0x00000202U
),
6547 // .. TRI_ENABLE = 0
6548 // .. ==> 0XF8000718[0:0] = 0x00000000U
6549 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6551 // .. ==> 0XF8000718[1:1] = 0x00000001U
6552 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6554 // .. ==> 0XF8000718[2:2] = 0x00000000U
6555 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6557 // .. ==> 0XF8000718[4:3] = 0x00000000U
6558 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6560 // .. ==> 0XF8000718[7:5] = 0x00000000U
6561 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6563 // .. ==> 0XF8000718[8:8] = 0x00000000U
6564 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6566 // .. ==> 0XF8000718[11:9] = 0x00000001U
6567 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6569 // .. ==> 0XF8000718[12:12] = 0x00000000U
6570 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6571 // .. DisableRcvr = 0
6572 // .. ==> 0XF8000718[13:13] = 0x00000000U
6573 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6575 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU
,0x00000202U
),
6576 // .. TRI_ENABLE = 0
6577 // .. ==> 0XF800071C[0:0] = 0x00000000U
6578 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6580 // .. ==> 0XF800071C[1:1] = 0x00000000U
6581 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6583 // .. ==> 0XF800071C[2:2] = 0x00000000U
6584 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6586 // .. ==> 0XF800071C[4:3] = 0x00000000U
6587 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6589 // .. ==> 0XF800071C[7:5] = 0x00000000U
6590 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6592 // .. ==> 0XF800071C[8:8] = 0x00000000U
6593 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6595 // .. ==> 0XF800071C[11:9] = 0x00000001U
6596 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6598 // .. ==> 0XF800071C[12:12] = 0x00000000U
6599 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6600 // .. DisableRcvr = 0
6601 // .. ==> 0XF800071C[13:13] = 0x00000000U
6602 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6604 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU
,0x00000200U
),
6605 // .. TRI_ENABLE = 0
6606 // .. ==> 0XF8000720[0:0] = 0x00000000U
6607 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6609 // .. ==> 0XF8000720[1:1] = 0x00000001U
6610 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6612 // .. ==> 0XF8000720[2:2] = 0x00000000U
6613 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6615 // .. ==> 0XF8000720[4:3] = 0x00000000U
6616 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6618 // .. ==> 0XF8000720[7:5] = 0x00000000U
6619 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6621 // .. ==> 0XF8000720[8:8] = 0x00000000U
6622 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6624 // .. ==> 0XF8000720[11:9] = 0x00000001U
6625 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6627 // .. ==> 0XF8000720[12:12] = 0x00000000U
6628 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6629 // .. DisableRcvr = 0
6630 // .. ==> 0XF8000720[13:13] = 0x00000000U
6631 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6633 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU
,0x00000202U
),
6634 // .. TRI_ENABLE = 0
6635 // .. ==> 0XF8000724[0:0] = 0x00000000U
6636 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6638 // .. ==> 0XF8000724[1:1] = 0x00000001U
6639 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6641 // .. ==> 0XF8000724[2:2] = 0x00000000U
6642 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6644 // .. ==> 0XF8000724[4:3] = 0x00000000U
6645 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6647 // .. ==> 0XF8000724[7:5] = 0x00000000U
6648 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6650 // .. ==> 0XF8000724[8:8] = 0x00000000U
6651 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6653 // .. ==> 0XF8000724[11:9] = 0x00000001U
6654 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6656 // .. ==> 0XF8000724[12:12] = 0x00000001U
6657 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6658 // .. DisableRcvr = 0
6659 // .. ==> 0XF8000724[13:13] = 0x00000000U
6660 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6662 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU
,0x00001202U
),
6663 // .. TRI_ENABLE = 0
6664 // .. ==> 0XF8000728[0:0] = 0x00000000U
6665 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6667 // .. ==> 0XF8000728[1:1] = 0x00000001U
6668 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6670 // .. ==> 0XF8000728[2:2] = 0x00000000U
6671 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6673 // .. ==> 0XF8000728[4:3] = 0x00000000U
6674 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6676 // .. ==> 0XF8000728[7:5] = 0x00000000U
6677 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6679 // .. ==> 0XF8000728[8:8] = 0x00000000U
6680 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6682 // .. ==> 0XF8000728[11:9] = 0x00000001U
6683 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6685 // .. ==> 0XF8000728[12:12] = 0x00000001U
6686 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6687 // .. DisableRcvr = 0
6688 // .. ==> 0XF8000728[13:13] = 0x00000000U
6689 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6691 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU
,0x00001202U
),
6692 // .. TRI_ENABLE = 0
6693 // .. ==> 0XF800072C[0:0] = 0x00000000U
6694 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6696 // .. ==> 0XF800072C[1:1] = 0x00000001U
6697 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6699 // .. ==> 0XF800072C[2:2] = 0x00000000U
6700 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6702 // .. ==> 0XF800072C[4:3] = 0x00000000U
6703 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6705 // .. ==> 0XF800072C[7:5] = 0x00000000U
6706 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6708 // .. ==> 0XF800072C[8:8] = 0x00000000U
6709 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6711 // .. ==> 0XF800072C[11:9] = 0x00000001U
6712 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6714 // .. ==> 0XF800072C[12:12] = 0x00000001U
6715 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6716 // .. DisableRcvr = 0
6717 // .. ==> 0XF800072C[13:13] = 0x00000000U
6718 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6720 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU
,0x00001202U
),
6721 // .. TRI_ENABLE = 0
6722 // .. ==> 0XF8000730[0:0] = 0x00000000U
6723 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6725 // .. ==> 0XF8000730[1:1] = 0x00000001U
6726 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6728 // .. ==> 0XF8000730[2:2] = 0x00000000U
6729 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6731 // .. ==> 0XF8000730[4:3] = 0x00000000U
6732 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6734 // .. ==> 0XF8000730[7:5] = 0x00000000U
6735 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6737 // .. ==> 0XF8000730[8:8] = 0x00000000U
6738 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6740 // .. ==> 0XF8000730[11:9] = 0x00000001U
6741 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6743 // .. ==> 0XF8000730[12:12] = 0x00000001U
6744 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6745 // .. DisableRcvr = 0
6746 // .. ==> 0XF8000730[13:13] = 0x00000000U
6747 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6749 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU
,0x00001202U
),
6750 // .. TRI_ENABLE = 0
6751 // .. ==> 0XF8000734[0:0] = 0x00000000U
6752 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6754 // .. ==> 0XF8000734[1:1] = 0x00000001U
6755 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6757 // .. ==> 0XF8000734[2:2] = 0x00000000U
6758 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6760 // .. ==> 0XF8000734[4:3] = 0x00000000U
6761 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6763 // .. ==> 0XF8000734[7:5] = 0x00000000U
6764 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6766 // .. ==> 0XF8000734[8:8] = 0x00000000U
6767 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6769 // .. ==> 0XF8000734[11:9] = 0x00000001U
6770 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6772 // .. ==> 0XF8000734[12:12] = 0x00000001U
6773 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6774 // .. DisableRcvr = 0
6775 // .. ==> 0XF8000734[13:13] = 0x00000000U
6776 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6778 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU
,0x00001202U
),
6779 // .. TRI_ENABLE = 1
6780 // .. ==> 0XF8000738[0:0] = 0x00000001U
6781 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6783 // .. ==> 0XF8000738[8:8] = 0x00000000U
6784 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6786 // .. ==> 0XF8000738[11:9] = 0x00000001U
6787 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6789 // .. ==> 0XF8000738[12:12] = 0x00000001U
6790 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6791 // .. DisableRcvr = 0
6792 // .. ==> 0XF8000738[13:13] = 0x00000000U
6793 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6795 EMIT_MASKWRITE(0XF8000738, 0x00003F01U
,0x00001201U
),
6796 // .. TRI_ENABLE = 1
6797 // .. ==> 0XF800073C[0:0] = 0x00000001U
6798 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6800 // .. ==> 0XF800073C[8:8] = 0x00000000U
6801 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6803 // .. ==> 0XF800073C[11:9] = 0x00000001U
6804 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6806 // .. ==> 0XF800073C[12:12] = 0x00000001U
6807 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6808 // .. DisableRcvr = 0
6809 // .. ==> 0XF800073C[13:13] = 0x00000000U
6810 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6812 EMIT_MASKWRITE(0XF800073C, 0x00003F01U
,0x00001201U
),
6813 // .. TRI_ENABLE = 0
6814 // .. ==> 0XF8000740[0:0] = 0x00000000U
6815 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6817 // .. ==> 0XF8000740[1:1] = 0x00000001U
6818 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6820 // .. ==> 0XF8000740[2:2] = 0x00000000U
6821 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6823 // .. ==> 0XF8000740[4:3] = 0x00000000U
6824 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6826 // .. ==> 0XF8000740[7:5] = 0x00000000U
6827 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6829 // .. ==> 0XF8000740[8:8] = 0x00000000U
6830 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6832 // .. ==> 0XF8000740[11:9] = 0x00000004U
6833 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6835 // .. ==> 0XF8000740[12:12] = 0x00000000U
6836 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6837 // .. DisableRcvr = 1
6838 // .. ==> 0XF8000740[13:13] = 0x00000001U
6839 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6841 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU
,0x00002802U
),
6842 // .. TRI_ENABLE = 0
6843 // .. ==> 0XF8000744[0:0] = 0x00000000U
6844 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6846 // .. ==> 0XF8000744[1:1] = 0x00000001U
6847 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6849 // .. ==> 0XF8000744[2:2] = 0x00000000U
6850 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6852 // .. ==> 0XF8000744[4:3] = 0x00000000U
6853 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6855 // .. ==> 0XF8000744[7:5] = 0x00000000U
6856 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6858 // .. ==> 0XF8000744[8:8] = 0x00000000U
6859 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6861 // .. ==> 0XF8000744[11:9] = 0x00000004U
6862 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6864 // .. ==> 0XF8000744[12:12] = 0x00000000U
6865 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6866 // .. DisableRcvr = 1
6867 // .. ==> 0XF8000744[13:13] = 0x00000001U
6868 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6870 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU
,0x00002802U
),
6871 // .. TRI_ENABLE = 0
6872 // .. ==> 0XF8000748[0:0] = 0x00000000U
6873 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6875 // .. ==> 0XF8000748[1:1] = 0x00000001U
6876 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6878 // .. ==> 0XF8000748[2:2] = 0x00000000U
6879 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6881 // .. ==> 0XF8000748[4:3] = 0x00000000U
6882 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6884 // .. ==> 0XF8000748[7:5] = 0x00000000U
6885 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6887 // .. ==> 0XF8000748[8:8] = 0x00000000U
6888 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6890 // .. ==> 0XF8000748[11:9] = 0x00000004U
6891 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6893 // .. ==> 0XF8000748[12:12] = 0x00000000U
6894 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6895 // .. DisableRcvr = 1
6896 // .. ==> 0XF8000748[13:13] = 0x00000001U
6897 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6899 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU
,0x00002802U
),
6900 // .. TRI_ENABLE = 0
6901 // .. ==> 0XF800074C[0:0] = 0x00000000U
6902 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6904 // .. ==> 0XF800074C[1:1] = 0x00000001U
6905 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6907 // .. ==> 0XF800074C[2:2] = 0x00000000U
6908 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6910 // .. ==> 0XF800074C[4:3] = 0x00000000U
6911 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6913 // .. ==> 0XF800074C[7:5] = 0x00000000U
6914 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6916 // .. ==> 0XF800074C[8:8] = 0x00000000U
6917 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6919 // .. ==> 0XF800074C[11:9] = 0x00000004U
6920 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6922 // .. ==> 0XF800074C[12:12] = 0x00000000U
6923 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6924 // .. DisableRcvr = 1
6925 // .. ==> 0XF800074C[13:13] = 0x00000001U
6926 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6928 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU
,0x00002802U
),
6929 // .. TRI_ENABLE = 0
6930 // .. ==> 0XF8000750[0:0] = 0x00000000U
6931 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6933 // .. ==> 0XF8000750[1:1] = 0x00000001U
6934 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6936 // .. ==> 0XF8000750[2:2] = 0x00000000U
6937 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6939 // .. ==> 0XF8000750[4:3] = 0x00000000U
6940 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6942 // .. ==> 0XF8000750[7:5] = 0x00000000U
6943 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6945 // .. ==> 0XF8000750[8:8] = 0x00000000U
6946 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6948 // .. ==> 0XF8000750[11:9] = 0x00000004U
6949 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6951 // .. ==> 0XF8000750[12:12] = 0x00000000U
6952 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6953 // .. DisableRcvr = 1
6954 // .. ==> 0XF8000750[13:13] = 0x00000001U
6955 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6957 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU
,0x00002802U
),
6958 // .. TRI_ENABLE = 0
6959 // .. ==> 0XF8000754[0:0] = 0x00000000U
6960 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6962 // .. ==> 0XF8000754[1:1] = 0x00000001U
6963 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6965 // .. ==> 0XF8000754[2:2] = 0x00000000U
6966 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6968 // .. ==> 0XF8000754[4:3] = 0x00000000U
6969 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6971 // .. ==> 0XF8000754[7:5] = 0x00000000U
6972 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6974 // .. ==> 0XF8000754[8:8] = 0x00000000U
6975 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6977 // .. ==> 0XF8000754[11:9] = 0x00000004U
6978 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6980 // .. ==> 0XF8000754[12:12] = 0x00000000U
6981 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6982 // .. DisableRcvr = 1
6983 // .. ==> 0XF8000754[13:13] = 0x00000001U
6984 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6986 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU
,0x00002802U
),
6987 // .. TRI_ENABLE = 1
6988 // .. ==> 0XF8000758[0:0] = 0x00000001U
6989 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6991 // .. ==> 0XF8000758[1:1] = 0x00000001U
6992 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6994 // .. ==> 0XF8000758[2:2] = 0x00000000U
6995 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6997 // .. ==> 0XF8000758[4:3] = 0x00000000U
6998 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7000 // .. ==> 0XF8000758[7:5] = 0x00000000U
7001 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7003 // .. ==> 0XF8000758[8:8] = 0x00000000U
7004 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7006 // .. ==> 0XF8000758[11:9] = 0x00000004U
7007 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7009 // .. ==> 0XF8000758[12:12] = 0x00000000U
7010 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7011 // .. DisableRcvr = 0
7012 // .. ==> 0XF8000758[13:13] = 0x00000000U
7013 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7015 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU
,0x00000803U
),
7016 // .. TRI_ENABLE = 1
7017 // .. ==> 0XF800075C[0:0] = 0x00000001U
7018 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7020 // .. ==> 0XF800075C[1:1] = 0x00000001U
7021 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7023 // .. ==> 0XF800075C[2:2] = 0x00000000U
7024 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7026 // .. ==> 0XF800075C[4:3] = 0x00000000U
7027 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7029 // .. ==> 0XF800075C[7:5] = 0x00000000U
7030 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7032 // .. ==> 0XF800075C[8:8] = 0x00000000U
7033 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7035 // .. ==> 0XF800075C[11:9] = 0x00000004U
7036 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7038 // .. ==> 0XF800075C[12:12] = 0x00000000U
7039 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7040 // .. DisableRcvr = 0
7041 // .. ==> 0XF800075C[13:13] = 0x00000000U
7042 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7044 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU
,0x00000803U
),
7045 // .. TRI_ENABLE = 1
7046 // .. ==> 0XF8000760[0:0] = 0x00000001U
7047 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7049 // .. ==> 0XF8000760[1:1] = 0x00000001U
7050 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7052 // .. ==> 0XF8000760[2:2] = 0x00000000U
7053 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7055 // .. ==> 0XF8000760[4:3] = 0x00000000U
7056 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7058 // .. ==> 0XF8000760[7:5] = 0x00000000U
7059 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7061 // .. ==> 0XF8000760[8:8] = 0x00000000U
7062 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7064 // .. ==> 0XF8000760[11:9] = 0x00000004U
7065 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7067 // .. ==> 0XF8000760[12:12] = 0x00000000U
7068 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7069 // .. DisableRcvr = 0
7070 // .. ==> 0XF8000760[13:13] = 0x00000000U
7071 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7073 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU
,0x00000803U
),
7074 // .. TRI_ENABLE = 1
7075 // .. ==> 0XF8000764[0:0] = 0x00000001U
7076 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7078 // .. ==> 0XF8000764[1:1] = 0x00000001U
7079 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7081 // .. ==> 0XF8000764[2:2] = 0x00000000U
7082 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7084 // .. ==> 0XF8000764[4:3] = 0x00000000U
7085 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7087 // .. ==> 0XF8000764[7:5] = 0x00000000U
7088 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7090 // .. ==> 0XF8000764[8:8] = 0x00000000U
7091 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7093 // .. ==> 0XF8000764[11:9] = 0x00000004U
7094 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7096 // .. ==> 0XF8000764[12:12] = 0x00000000U
7097 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7098 // .. DisableRcvr = 0
7099 // .. ==> 0XF8000764[13:13] = 0x00000000U
7100 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7102 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU
,0x00000803U
),
7103 // .. TRI_ENABLE = 1
7104 // .. ==> 0XF8000768[0:0] = 0x00000001U
7105 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7107 // .. ==> 0XF8000768[1:1] = 0x00000001U
7108 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7110 // .. ==> 0XF8000768[2:2] = 0x00000000U
7111 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7113 // .. ==> 0XF8000768[4:3] = 0x00000000U
7114 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7116 // .. ==> 0XF8000768[7:5] = 0x00000000U
7117 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7119 // .. ==> 0XF8000768[8:8] = 0x00000000U
7120 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7122 // .. ==> 0XF8000768[11:9] = 0x00000004U
7123 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7125 // .. ==> 0XF8000768[12:12] = 0x00000000U
7126 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7127 // .. DisableRcvr = 0
7128 // .. ==> 0XF8000768[13:13] = 0x00000000U
7129 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7131 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU
,0x00000803U
),
7132 // .. TRI_ENABLE = 1
7133 // .. ==> 0XF800076C[0:0] = 0x00000001U
7134 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7136 // .. ==> 0XF800076C[1:1] = 0x00000001U
7137 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7139 // .. ==> 0XF800076C[2:2] = 0x00000000U
7140 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7142 // .. ==> 0XF800076C[4:3] = 0x00000000U
7143 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7145 // .. ==> 0XF800076C[7:5] = 0x00000000U
7146 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7148 // .. ==> 0XF800076C[8:8] = 0x00000000U
7149 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7151 // .. ==> 0XF800076C[11:9] = 0x00000004U
7152 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7154 // .. ==> 0XF800076C[12:12] = 0x00000000U
7155 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7156 // .. DisableRcvr = 0
7157 // .. ==> 0XF800076C[13:13] = 0x00000000U
7158 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7160 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU
,0x00000803U
),
7161 // .. TRI_ENABLE = 0
7162 // .. ==> 0XF8000770[0:0] = 0x00000000U
7163 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7165 // .. ==> 0XF8000770[1:1] = 0x00000000U
7166 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7168 // .. ==> 0XF8000770[2:2] = 0x00000001U
7169 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7171 // .. ==> 0XF8000770[4:3] = 0x00000000U
7172 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7174 // .. ==> 0XF8000770[7:5] = 0x00000000U
7175 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7177 // .. ==> 0XF8000770[8:8] = 0x00000000U
7178 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7180 // .. ==> 0XF8000770[11:9] = 0x00000001U
7181 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7183 // .. ==> 0XF8000770[12:12] = 0x00000000U
7184 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7185 // .. DisableRcvr = 0
7186 // .. ==> 0XF8000770[13:13] = 0x00000000U
7187 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7189 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU
,0x00000204U
),
7190 // .. TRI_ENABLE = 1
7191 // .. ==> 0XF8000774[0:0] = 0x00000001U
7192 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7194 // .. ==> 0XF8000774[1:1] = 0x00000000U
7195 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7197 // .. ==> 0XF8000774[2:2] = 0x00000001U
7198 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7200 // .. ==> 0XF8000774[4:3] = 0x00000000U
7201 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7203 // .. ==> 0XF8000774[7:5] = 0x00000000U
7204 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7206 // .. ==> 0XF8000774[8:8] = 0x00000000U
7207 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7209 // .. ==> 0XF8000774[11:9] = 0x00000001U
7210 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7212 // .. ==> 0XF8000774[12:12] = 0x00000000U
7213 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7214 // .. DisableRcvr = 0
7215 // .. ==> 0XF8000774[13:13] = 0x00000000U
7216 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7218 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU
,0x00000205U
),
7219 // .. TRI_ENABLE = 0
7220 // .. ==> 0XF8000778[0:0] = 0x00000000U
7221 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7223 // .. ==> 0XF8000778[1:1] = 0x00000000U
7224 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7226 // .. ==> 0XF8000778[2:2] = 0x00000001U
7227 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7229 // .. ==> 0XF8000778[4:3] = 0x00000000U
7230 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7232 // .. ==> 0XF8000778[7:5] = 0x00000000U
7233 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7235 // .. ==> 0XF8000778[8:8] = 0x00000000U
7236 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7238 // .. ==> 0XF8000778[11:9] = 0x00000001U
7239 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7241 // .. ==> 0XF8000778[12:12] = 0x00000000U
7242 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7243 // .. DisableRcvr = 0
7244 // .. ==> 0XF8000778[13:13] = 0x00000000U
7245 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7247 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU
,0x00000204U
),
7248 // .. TRI_ENABLE = 1
7249 // .. ==> 0XF800077C[0:0] = 0x00000001U
7250 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7252 // .. ==> 0XF800077C[1:1] = 0x00000000U
7253 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7255 // .. ==> 0XF800077C[2:2] = 0x00000001U
7256 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7258 // .. ==> 0XF800077C[4:3] = 0x00000000U
7259 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7261 // .. ==> 0XF800077C[7:5] = 0x00000000U
7262 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7264 // .. ==> 0XF800077C[8:8] = 0x00000000U
7265 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7267 // .. ==> 0XF800077C[11:9] = 0x00000001U
7268 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7270 // .. ==> 0XF800077C[12:12] = 0x00000000U
7271 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7272 // .. DisableRcvr = 0
7273 // .. ==> 0XF800077C[13:13] = 0x00000000U
7274 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7276 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU
,0x00000205U
),
7277 // .. TRI_ENABLE = 0
7278 // .. ==> 0XF8000780[0:0] = 0x00000000U
7279 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7281 // .. ==> 0XF8000780[1:1] = 0x00000000U
7282 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7284 // .. ==> 0XF8000780[2:2] = 0x00000001U
7285 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7287 // .. ==> 0XF8000780[4:3] = 0x00000000U
7288 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7290 // .. ==> 0XF8000780[7:5] = 0x00000000U
7291 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7293 // .. ==> 0XF8000780[8:8] = 0x00000000U
7294 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7296 // .. ==> 0XF8000780[11:9] = 0x00000001U
7297 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7299 // .. ==> 0XF8000780[12:12] = 0x00000000U
7300 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7301 // .. DisableRcvr = 0
7302 // .. ==> 0XF8000780[13:13] = 0x00000000U
7303 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7305 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU
,0x00000204U
),
7306 // .. TRI_ENABLE = 0
7307 // .. ==> 0XF8000784[0:0] = 0x00000000U
7308 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7310 // .. ==> 0XF8000784[1:1] = 0x00000000U
7311 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7313 // .. ==> 0XF8000784[2:2] = 0x00000001U
7314 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7316 // .. ==> 0XF8000784[4:3] = 0x00000000U
7317 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7319 // .. ==> 0XF8000784[7:5] = 0x00000000U
7320 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7322 // .. ==> 0XF8000784[8:8] = 0x00000000U
7323 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7325 // .. ==> 0XF8000784[11:9] = 0x00000001U
7326 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7328 // .. ==> 0XF8000784[12:12] = 0x00000000U
7329 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7330 // .. DisableRcvr = 0
7331 // .. ==> 0XF8000784[13:13] = 0x00000000U
7332 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7334 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU
,0x00000204U
),
7335 // .. TRI_ENABLE = 0
7336 // .. ==> 0XF8000788[0:0] = 0x00000000U
7337 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7339 // .. ==> 0XF8000788[1:1] = 0x00000000U
7340 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7342 // .. ==> 0XF8000788[2:2] = 0x00000001U
7343 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7345 // .. ==> 0XF8000788[4:3] = 0x00000000U
7346 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7348 // .. ==> 0XF8000788[7:5] = 0x00000000U
7349 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7351 // .. ==> 0XF8000788[8:8] = 0x00000000U
7352 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7354 // .. ==> 0XF8000788[11:9] = 0x00000001U
7355 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7357 // .. ==> 0XF8000788[12:12] = 0x00000000U
7358 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7359 // .. DisableRcvr = 0
7360 // .. ==> 0XF8000788[13:13] = 0x00000000U
7361 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7363 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU
,0x00000204U
),
7364 // .. TRI_ENABLE = 0
7365 // .. ==> 0XF800078C[0:0] = 0x00000000U
7366 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7368 // .. ==> 0XF800078C[1:1] = 0x00000000U
7369 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7371 // .. ==> 0XF800078C[2:2] = 0x00000001U
7372 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7374 // .. ==> 0XF800078C[4:3] = 0x00000000U
7375 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7377 // .. ==> 0XF800078C[7:5] = 0x00000000U
7378 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7380 // .. ==> 0XF800078C[8:8] = 0x00000000U
7381 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7383 // .. ==> 0XF800078C[11:9] = 0x00000001U
7384 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7386 // .. ==> 0XF800078C[12:12] = 0x00000000U
7387 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7388 // .. DisableRcvr = 0
7389 // .. ==> 0XF800078C[13:13] = 0x00000000U
7390 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7392 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU
,0x00000204U
),
7393 // .. TRI_ENABLE = 1
7394 // .. ==> 0XF8000790[0:0] = 0x00000001U
7395 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7397 // .. ==> 0XF8000790[1:1] = 0x00000000U
7398 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7400 // .. ==> 0XF8000790[2:2] = 0x00000001U
7401 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7403 // .. ==> 0XF8000790[4:3] = 0x00000000U
7404 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7406 // .. ==> 0XF8000790[7:5] = 0x00000000U
7407 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7409 // .. ==> 0XF8000790[8:8] = 0x00000000U
7410 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7412 // .. ==> 0XF8000790[11:9] = 0x00000001U
7413 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7415 // .. ==> 0XF8000790[12:12] = 0x00000000U
7416 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7417 // .. DisableRcvr = 0
7418 // .. ==> 0XF8000790[13:13] = 0x00000000U
7419 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7421 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU
,0x00000205U
),
7422 // .. TRI_ENABLE = 0
7423 // .. ==> 0XF8000794[0:0] = 0x00000000U
7424 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7426 // .. ==> 0XF8000794[1:1] = 0x00000000U
7427 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7429 // .. ==> 0XF8000794[2:2] = 0x00000001U
7430 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7432 // .. ==> 0XF8000794[4:3] = 0x00000000U
7433 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7435 // .. ==> 0XF8000794[7:5] = 0x00000000U
7436 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7438 // .. ==> 0XF8000794[8:8] = 0x00000000U
7439 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7441 // .. ==> 0XF8000794[11:9] = 0x00000001U
7442 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7444 // .. ==> 0XF8000794[12:12] = 0x00000000U
7445 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7446 // .. DisableRcvr = 0
7447 // .. ==> 0XF8000794[13:13] = 0x00000000U
7448 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7450 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU
,0x00000204U
),
7451 // .. TRI_ENABLE = 0
7452 // .. ==> 0XF8000798[0:0] = 0x00000000U
7453 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7455 // .. ==> 0XF8000798[1:1] = 0x00000000U
7456 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7458 // .. ==> 0XF8000798[2:2] = 0x00000001U
7459 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7461 // .. ==> 0XF8000798[4:3] = 0x00000000U
7462 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7464 // .. ==> 0XF8000798[7:5] = 0x00000000U
7465 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7467 // .. ==> 0XF8000798[8:8] = 0x00000000U
7468 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7470 // .. ==> 0XF8000798[11:9] = 0x00000001U
7471 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7473 // .. ==> 0XF8000798[12:12] = 0x00000000U
7474 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7475 // .. DisableRcvr = 0
7476 // .. ==> 0XF8000798[13:13] = 0x00000000U
7477 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7479 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU
,0x00000204U
),
7480 // .. TRI_ENABLE = 0
7481 // .. ==> 0XF800079C[0:0] = 0x00000000U
7482 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7484 // .. ==> 0XF800079C[1:1] = 0x00000000U
7485 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7487 // .. ==> 0XF800079C[2:2] = 0x00000001U
7488 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7490 // .. ==> 0XF800079C[4:3] = 0x00000000U
7491 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7493 // .. ==> 0XF800079C[7:5] = 0x00000000U
7494 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7496 // .. ==> 0XF800079C[8:8] = 0x00000000U
7497 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7499 // .. ==> 0XF800079C[11:9] = 0x00000001U
7500 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7502 // .. ==> 0XF800079C[12:12] = 0x00000000U
7503 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7504 // .. DisableRcvr = 0
7505 // .. ==> 0XF800079C[13:13] = 0x00000000U
7506 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7508 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU
,0x00000204U
),
7509 // .. TRI_ENABLE = 0
7510 // .. ==> 0XF80007A0[0:0] = 0x00000000U
7511 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7513 // .. ==> 0XF80007A0[1:1] = 0x00000000U
7514 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7516 // .. ==> 0XF80007A0[2:2] = 0x00000000U
7517 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7519 // .. ==> 0XF80007A0[4:3] = 0x00000000U
7520 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7522 // .. ==> 0XF80007A0[7:5] = 0x00000004U
7523 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7525 // .. ==> 0XF80007A0[8:8] = 0x00000000U
7526 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7528 // .. ==> 0XF80007A0[11:9] = 0x00000001U
7529 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7531 // .. ==> 0XF80007A0[12:12] = 0x00000000U
7532 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7533 // .. DisableRcvr = 0
7534 // .. ==> 0XF80007A0[13:13] = 0x00000000U
7535 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7537 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU
,0x00000280U
),
7538 // .. TRI_ENABLE = 0
7539 // .. ==> 0XF80007A4[0:0] = 0x00000000U
7540 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7542 // .. ==> 0XF80007A4[1:1] = 0x00000000U
7543 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7545 // .. ==> 0XF80007A4[2:2] = 0x00000000U
7546 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7548 // .. ==> 0XF80007A4[4:3] = 0x00000000U
7549 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7551 // .. ==> 0XF80007A4[7:5] = 0x00000004U
7552 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7554 // .. ==> 0XF80007A4[8:8] = 0x00000000U
7555 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7557 // .. ==> 0XF80007A4[11:9] = 0x00000001U
7558 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7560 // .. ==> 0XF80007A4[12:12] = 0x00000000U
7561 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7562 // .. DisableRcvr = 0
7563 // .. ==> 0XF80007A4[13:13] = 0x00000000U
7564 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7566 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU
,0x00000280U
),
7567 // .. TRI_ENABLE = 0
7568 // .. ==> 0XF80007A8[0:0] = 0x00000000U
7569 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7571 // .. ==> 0XF80007A8[1:1] = 0x00000000U
7572 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7574 // .. ==> 0XF80007A8[2:2] = 0x00000000U
7575 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7577 // .. ==> 0XF80007A8[4:3] = 0x00000000U
7578 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7580 // .. ==> 0XF80007A8[7:5] = 0x00000004U
7581 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7583 // .. ==> 0XF80007A8[8:8] = 0x00000000U
7584 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7586 // .. ==> 0XF80007A8[11:9] = 0x00000001U
7587 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7589 // .. ==> 0XF80007A8[12:12] = 0x00000000U
7590 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7591 // .. DisableRcvr = 0
7592 // .. ==> 0XF80007A8[13:13] = 0x00000000U
7593 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7595 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU
,0x00000280U
),
7596 // .. TRI_ENABLE = 0
7597 // .. ==> 0XF80007AC[0:0] = 0x00000000U
7598 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7600 // .. ==> 0XF80007AC[1:1] = 0x00000000U
7601 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7603 // .. ==> 0XF80007AC[2:2] = 0x00000000U
7604 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7606 // .. ==> 0XF80007AC[4:3] = 0x00000000U
7607 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7609 // .. ==> 0XF80007AC[7:5] = 0x00000004U
7610 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7612 // .. ==> 0XF80007AC[8:8] = 0x00000000U
7613 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7615 // .. ==> 0XF80007AC[11:9] = 0x00000001U
7616 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7618 // .. ==> 0XF80007AC[12:12] = 0x00000000U
7619 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7620 // .. DisableRcvr = 0
7621 // .. ==> 0XF80007AC[13:13] = 0x00000000U
7622 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7624 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU
,0x00000280U
),
7625 // .. TRI_ENABLE = 0
7626 // .. ==> 0XF80007B0[0:0] = 0x00000000U
7627 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7629 // .. ==> 0XF80007B0[1:1] = 0x00000000U
7630 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7632 // .. ==> 0XF80007B0[2:2] = 0x00000000U
7633 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7635 // .. ==> 0XF80007B0[4:3] = 0x00000000U
7636 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7638 // .. ==> 0XF80007B0[7:5] = 0x00000004U
7639 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7641 // .. ==> 0XF80007B0[8:8] = 0x00000000U
7642 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7644 // .. ==> 0XF80007B0[11:9] = 0x00000001U
7645 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7647 // .. ==> 0XF80007B0[12:12] = 0x00000000U
7648 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7649 // .. DisableRcvr = 0
7650 // .. ==> 0XF80007B0[13:13] = 0x00000000U
7651 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7653 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU
,0x00000280U
),
7654 // .. TRI_ENABLE = 0
7655 // .. ==> 0XF80007B4[0:0] = 0x00000000U
7656 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7658 // .. ==> 0XF80007B4[1:1] = 0x00000000U
7659 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7661 // .. ==> 0XF80007B4[2:2] = 0x00000000U
7662 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7664 // .. ==> 0XF80007B4[4:3] = 0x00000000U
7665 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7667 // .. ==> 0XF80007B4[7:5] = 0x00000004U
7668 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7670 // .. ==> 0XF80007B4[8:8] = 0x00000000U
7671 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7673 // .. ==> 0XF80007B4[11:9] = 0x00000001U
7674 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7676 // .. ==> 0XF80007B4[12:12] = 0x00000000U
7677 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7678 // .. DisableRcvr = 0
7679 // .. ==> 0XF80007B4[13:13] = 0x00000000U
7680 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7682 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU
,0x00000280U
),
7683 // .. TRI_ENABLE = 0
7684 // .. ==> 0XF80007B8[0:0] = 0x00000000U
7685 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7687 // .. ==> 0XF80007B8[1:1] = 0x00000000U
7688 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7690 // .. ==> 0XF80007B8[2:2] = 0x00000000U
7691 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7693 // .. ==> 0XF80007B8[4:3] = 0x00000000U
7694 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7696 // .. ==> 0XF80007B8[7:5] = 0x00000000U
7697 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7699 // .. ==> 0XF80007B8[8:8] = 0x00000000U
7700 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7702 // .. ==> 0XF80007B8[11:9] = 0x00000001U
7703 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7705 // .. ==> 0XF80007B8[12:12] = 0x00000001U
7706 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7707 // .. DisableRcvr = 0
7708 // .. ==> 0XF80007B8[13:13] = 0x00000000U
7709 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7711 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU
,0x00001200U
),
7712 // .. TRI_ENABLE = 0
7713 // .. ==> 0XF80007BC[0:0] = 0x00000000U
7714 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7716 // .. ==> 0XF80007BC[1:1] = 0x00000000U
7717 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7719 // .. ==> 0XF80007BC[2:2] = 0x00000000U
7720 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7722 // .. ==> 0XF80007BC[4:3] = 0x00000000U
7723 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7725 // .. ==> 0XF80007BC[7:5] = 0x00000000U
7726 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7728 // .. ==> 0XF80007BC[8:8] = 0x00000000U
7729 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7731 // .. ==> 0XF80007BC[11:9] = 0x00000001U
7732 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7734 // .. ==> 0XF80007BC[12:12] = 0x00000001U
7735 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7736 // .. DisableRcvr = 0
7737 // .. ==> 0XF80007BC[13:13] = 0x00000000U
7738 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7740 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU
,0x00001200U
),
7741 // .. TRI_ENABLE = 0
7742 // .. ==> 0XF80007C0[0:0] = 0x00000000U
7743 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7745 // .. ==> 0XF80007C0[1:1] = 0x00000000U
7746 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7748 // .. ==> 0XF80007C0[2:2] = 0x00000000U
7749 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7751 // .. ==> 0XF80007C0[4:3] = 0x00000000U
7752 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7754 // .. ==> 0XF80007C0[7:5] = 0x00000007U
7755 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7757 // .. ==> 0XF80007C0[8:8] = 0x00000000U
7758 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7760 // .. ==> 0XF80007C0[11:9] = 0x00000001U
7761 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7763 // .. ==> 0XF80007C0[12:12] = 0x00000000U
7764 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7765 // .. DisableRcvr = 0
7766 // .. ==> 0XF80007C0[13:13] = 0x00000000U
7767 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7769 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU
,0x000002E0U
),
7770 // .. TRI_ENABLE = 1
7771 // .. ==> 0XF80007C4[0:0] = 0x00000001U
7772 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7774 // .. ==> 0XF80007C4[1:1] = 0x00000000U
7775 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7777 // .. ==> 0XF80007C4[2:2] = 0x00000000U
7778 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7780 // .. ==> 0XF80007C4[4:3] = 0x00000000U
7781 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7783 // .. ==> 0XF80007C4[7:5] = 0x00000007U
7784 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7786 // .. ==> 0XF80007C4[8:8] = 0x00000000U
7787 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7789 // .. ==> 0XF80007C4[11:9] = 0x00000001U
7790 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7792 // .. ==> 0XF80007C4[12:12] = 0x00000000U
7793 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7794 // .. DisableRcvr = 0
7795 // .. ==> 0XF80007C4[13:13] = 0x00000000U
7796 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7798 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU
,0x000002E1U
),
7799 // .. TRI_ENABLE = 0
7800 // .. ==> 0XF80007C8[0:0] = 0x00000000U
7801 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7803 // .. ==> 0XF80007C8[1:1] = 0x00000000U
7804 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7806 // .. ==> 0XF80007C8[2:2] = 0x00000000U
7807 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7809 // .. ==> 0XF80007C8[4:3] = 0x00000000U
7810 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7812 // .. ==> 0XF80007C8[7:5] = 0x00000002U
7813 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
7815 // .. ==> 0XF80007C8[8:8] = 0x00000000U
7816 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7818 // .. ==> 0XF80007C8[11:9] = 0x00000001U
7819 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7821 // .. ==> 0XF80007C8[12:12] = 0x00000001U
7822 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7823 // .. DisableRcvr = 0
7824 // .. ==> 0XF80007C8[13:13] = 0x00000000U
7825 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7827 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU
,0x00001240U
),
7828 // .. TRI_ENABLE = 0
7829 // .. ==> 0XF80007CC[0:0] = 0x00000000U
7830 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7832 // .. ==> 0XF80007CC[1:1] = 0x00000000U
7833 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7835 // .. ==> 0XF80007CC[2:2] = 0x00000000U
7836 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7838 // .. ==> 0XF80007CC[4:3] = 0x00000000U
7839 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7841 // .. ==> 0XF80007CC[7:5] = 0x00000002U
7842 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
7844 // .. ==> 0XF80007CC[8:8] = 0x00000000U
7845 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7847 // .. ==> 0XF80007CC[11:9] = 0x00000001U
7848 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7850 // .. ==> 0XF80007CC[12:12] = 0x00000001U
7851 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7852 // .. DisableRcvr = 0
7853 // .. ==> 0XF80007CC[13:13] = 0x00000000U
7854 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7856 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU
,0x00001240U
),
7857 // .. TRI_ENABLE = 0
7858 // .. ==> 0XF80007D0[0:0] = 0x00000000U
7859 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7861 // .. ==> 0XF80007D0[1:1] = 0x00000000U
7862 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7864 // .. ==> 0XF80007D0[2:2] = 0x00000000U
7865 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7867 // .. ==> 0XF80007D0[4:3] = 0x00000000U
7868 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7870 // .. ==> 0XF80007D0[7:5] = 0x00000004U
7871 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7873 // .. ==> 0XF80007D0[8:8] = 0x00000000U
7874 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7876 // .. ==> 0XF80007D0[11:9] = 0x00000001U
7877 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7879 // .. ==> 0XF80007D0[12:12] = 0x00000000U
7880 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7881 // .. DisableRcvr = 0
7882 // .. ==> 0XF80007D0[13:13] = 0x00000000U
7883 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7885 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU
,0x00000280U
),
7886 // .. TRI_ENABLE = 0
7887 // .. ==> 0XF80007D4[0:0] = 0x00000000U
7888 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7890 // .. ==> 0XF80007D4[1:1] = 0x00000000U
7891 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7893 // .. ==> 0XF80007D4[2:2] = 0x00000000U
7894 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7896 // .. ==> 0XF80007D4[4:3] = 0x00000000U
7897 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7899 // .. ==> 0XF80007D4[7:5] = 0x00000004U
7900 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7902 // .. ==> 0XF80007D4[8:8] = 0x00000000U
7903 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7905 // .. ==> 0XF80007D4[11:9] = 0x00000001U
7906 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7908 // .. ==> 0XF80007D4[12:12] = 0x00000000U
7909 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7910 // .. DisableRcvr = 0
7911 // .. ==> 0XF80007D4[13:13] = 0x00000000U
7912 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7914 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU
,0x00000280U
),
7915 // .. SDIO0_WP_SEL = 15
7916 // .. ==> 0XF8000830[5:0] = 0x0000000FU
7917 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU
7918 // .. SDIO0_CD_SEL = 14
7919 // .. ==> 0XF8000830[21:16] = 0x0000000EU
7920 // .. ==> MASK : 0x003F0000U VAL : 0x000E0000U
7922 EMIT_MASKWRITE(0XF8000830, 0x003F003FU
,0x000E000FU
),
7923 // .. FINISH: MIO PROGRAMMING
7924 // .. START: LOCK IT BACK
7925 // .. LOCK_KEY = 0X767B
7926 // .. ==> 0XF8000004[15:0] = 0x0000767BU
7927 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
7929 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
7930 // .. FINISH: LOCK IT BACK
7938 unsigned long ps7_peripherals_init_data_2_0
[] = {
7940 // .. START: SLCR SETTINGS
7941 // .. UNLOCK_KEY = 0XDF0D
7942 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7943 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
7945 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
7946 // .. FINISH: SLCR SETTINGS
7947 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7948 // .. IBUF_DISABLE_MODE = 0x1
7949 // .. ==> 0XF8000B48[7:7] = 0x00000001U
7950 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7951 // .. TERM_DISABLE_MODE = 0x1
7952 // .. ==> 0XF8000B48[8:8] = 0x00000001U
7953 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7955 EMIT_MASKWRITE(0XF8000B48, 0x00000180U
,0x00000180U
),
7956 // .. IBUF_DISABLE_MODE = 0x1
7957 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7958 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7959 // .. TERM_DISABLE_MODE = 0x1
7960 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
7961 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7963 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U
,0x00000180U
),
7964 // .. IBUF_DISABLE_MODE = 0x1
7965 // .. ==> 0XF8000B50[7:7] = 0x00000001U
7966 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7967 // .. TERM_DISABLE_MODE = 0x1
7968 // .. ==> 0XF8000B50[8:8] = 0x00000001U
7969 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7971 EMIT_MASKWRITE(0XF8000B50, 0x00000180U
,0x00000180U
),
7972 // .. IBUF_DISABLE_MODE = 0x1
7973 // .. ==> 0XF8000B54[7:7] = 0x00000001U
7974 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7975 // .. TERM_DISABLE_MODE = 0x1
7976 // .. ==> 0XF8000B54[8:8] = 0x00000001U
7977 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7979 EMIT_MASKWRITE(0XF8000B54, 0x00000180U
,0x00000180U
),
7980 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7981 // .. START: LOCK IT BACK
7982 // .. LOCK_KEY = 0X767B
7983 // .. ==> 0XF8000004[15:0] = 0x0000767BU
7984 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
7986 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
7987 // .. FINISH: LOCK IT BACK
7988 // .. START: SRAM/NOR SET OPMODE
7989 // .. FINISH: SRAM/NOR SET OPMODE
7990 // .. START: UART REGISTERS
7992 // .. ==> 0XE0001034[7:0] = 0x00000006U
7993 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
7995 EMIT_MASKWRITE(0XE0001034, 0x000000FFU
,0x00000006U
),
7997 // .. ==> 0XE0001018[15:0] = 0x0000003EU
7998 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
8000 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU
,0x0000003EU
),
8002 // .. ==> 0XE0001000[8:8] = 0x00000000U
8003 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
8005 // .. ==> 0XE0001000[7:7] = 0x00000000U
8006 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
8008 // .. ==> 0XE0001000[6:6] = 0x00000000U
8009 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
8011 // .. ==> 0XE0001000[5:5] = 0x00000000U
8012 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
8014 // .. ==> 0XE0001000[4:4] = 0x00000001U
8015 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
8017 // .. ==> 0XE0001000[3:3] = 0x00000000U
8018 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
8020 // .. ==> 0XE0001000[2:2] = 0x00000001U
8021 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
8023 // .. ==> 0XE0001000[1:1] = 0x00000001U
8024 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
8026 // .. ==> 0XE0001000[0:0] = 0x00000001U
8027 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8029 EMIT_MASKWRITE(0XE0001000, 0x000001FFU
,0x00000017U
),
8031 // .. ==> 0XE0001004[11:11] = 0x00000000U
8032 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8034 // .. ==> 0XE0001004[10:10] = 0x00000000U
8035 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
8037 // .. ==> 0XE0001004[9:8] = 0x00000000U
8038 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
8040 // .. ==> 0XE0001004[7:6] = 0x00000000U
8041 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
8043 // .. ==> 0XE0001004[5:3] = 0x00000004U
8044 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
8046 // .. ==> 0XE0001004[2:1] = 0x00000000U
8047 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
8049 // .. ==> 0XE0001004[0:0] = 0x00000000U
8050 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8052 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU
,0x00000020U
),
8053 // .. FINISH: UART REGISTERS
8054 // .. START: QSPI REGISTERS
8056 // .. ==> 0XE000D000[19:19] = 0x00000001U
8057 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
8059 EMIT_MASKWRITE(0XE000D000, 0x00080000U
,0x00080000U
),
8060 // .. FINISH: QSPI REGISTERS
8061 // .. START: PL POWER ON RESET REGISTERS
8062 // .. PCFG_POR_CNT_4K = 0
8063 // .. ==> 0XF8007000[29:29] = 0x00000000U
8064 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
8066 EMIT_MASKWRITE(0XF8007000, 0x20000000U
,0x00000000U
),
8067 // .. FINISH: PL POWER ON RESET REGISTERS
8068 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8069 // .. .. START: NAND SET CYCLE
8070 // .. .. FINISH: NAND SET CYCLE
8071 // .. .. START: OPMODE
8072 // .. .. FINISH: OPMODE
8073 // .. .. START: DIRECT COMMAND
8074 // .. .. FINISH: DIRECT COMMAND
8075 // .. .. START: SRAM/NOR CS0 SET CYCLE
8076 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8077 // .. .. START: DIRECT COMMAND
8078 // .. .. FINISH: DIRECT COMMAND
8079 // .. .. START: NOR CS0 BASE ADDRESS
8080 // .. .. FINISH: NOR CS0 BASE ADDRESS
8081 // .. .. START: SRAM/NOR CS1 SET CYCLE
8082 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8083 // .. .. START: DIRECT COMMAND
8084 // .. .. FINISH: DIRECT COMMAND
8085 // .. .. START: NOR CS1 BASE ADDRESS
8086 // .. .. FINISH: NOR CS1 BASE ADDRESS
8087 // .. .. START: USB RESET
8088 // .. .. .. START: USB0 RESET
8089 // .. .. .. .. START: DIR MODE BANK 0
8090 // .. .. .. .. DIRECTION_0 = 0x80
8091 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
8092 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
8094 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU
,0x00000080U
),
8095 // .. .. .. .. FINISH: DIR MODE BANK 0
8096 // .. .. .. .. START: DIR MODE BANK 1
8097 // .. .. .. .. FINISH: DIR MODE BANK 1
8098 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8099 // .. .. .. .. MASK_0_LSW = 0xff7f
8100 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8101 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8102 // .. .. .. .. DATA_0_LSW = 0x80
8103 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8104 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
8106 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
8107 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8108 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8109 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8110 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8111 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8112 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8113 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8114 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8115 // .. .. .. .. OP_ENABLE_0 = 0x80
8116 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
8117 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
8119 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU
,0x00000080U
),
8120 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8121 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8122 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8123 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8124 // .. .. .. .. MASK_0_LSW = 0xff7f
8125 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8126 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8127 // .. .. .. .. DATA_0_LSW = 0x0
8128 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8129 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
8131 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0000U
),
8132 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8133 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8134 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8135 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8136 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8137 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8138 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8139 // .. .. .. .. START: ADD 1 MS DELAY
8141 EMIT_MASKDELAY(0XF8F00200, 1),
8142 // .. .. .. .. FINISH: ADD 1 MS DELAY
8143 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8144 // .. .. .. .. MASK_0_LSW = 0xff7f
8145 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8146 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8147 // .. .. .. .. DATA_0_LSW = 0x80
8148 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8149 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
8151 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
8152 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8153 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8154 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8155 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8156 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8157 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8158 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8159 // .. .. .. FINISH: USB0 RESET
8160 // .. .. .. START: USB1 RESET
8161 // .. .. .. .. START: DIR MODE BANK 0
8162 // .. .. .. .. FINISH: DIR MODE BANK 0
8163 // .. .. .. .. START: DIR MODE BANK 1
8164 // .. .. .. .. FINISH: DIR MODE BANK 1
8165 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8166 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8167 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8168 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8169 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8170 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8171 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8172 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8173 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8174 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8175 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8176 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8177 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8178 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8179 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8180 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8181 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8182 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8183 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8184 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8185 // .. .. .. .. START: ADD 1 MS DELAY
8187 EMIT_MASKDELAY(0XF8F00200, 1),
8188 // .. .. .. .. FINISH: ADD 1 MS DELAY
8189 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8190 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8191 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8192 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8193 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8194 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8195 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8196 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8197 // .. .. .. FINISH: USB1 RESET
8198 // .. .. FINISH: USB RESET
8199 // .. .. START: ENET RESET
8200 // .. .. .. START: ENET0 RESET
8201 // .. .. .. .. START: DIR MODE BANK 0
8202 // .. .. .. .. FINISH: DIR MODE BANK 0
8203 // .. .. .. .. START: DIR MODE BANK 1
8204 // .. .. .. .. DIRECTION_1 = 0x8000
8205 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
8206 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U
8208 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU
,0x00008000U
),
8209 // .. .. .. .. FINISH: DIR MODE BANK 1
8210 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8211 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8212 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8213 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8214 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8215 // .. .. .. .. MASK_1_LSW = 0x7fff
8216 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8217 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
8218 // .. .. .. .. DATA_1_LSW = 0x8000
8219 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
8220 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U
8222 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF8000U
),
8223 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8224 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8225 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8226 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8227 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8228 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8229 // .. .. .. .. OP_ENABLE_1 = 0x8000
8230 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
8231 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U
8233 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU
,0x00008000U
),
8234 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8235 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8236 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8237 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8238 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8239 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8240 // .. .. .. .. MASK_1_LSW = 0x7fff
8241 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8242 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
8243 // .. .. .. .. DATA_1_LSW = 0x0
8244 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
8245 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
8247 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF0000U
),
8248 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8249 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8250 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8251 // .. .. .. .. START: ADD 1 MS DELAY
8253 EMIT_MASKDELAY(0XF8F00200, 1),
8254 // .. .. .. .. FINISH: ADD 1 MS DELAY
8255 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8256 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8257 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8258 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8259 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8260 // .. .. .. .. MASK_1_LSW = 0x7fff
8261 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
8262 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
8263 // .. .. .. .. DATA_1_LSW = 0x8000
8264 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
8265 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U
8267 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF8000U
),
8268 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8269 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8270 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8271 // .. .. .. FINISH: ENET0 RESET
8272 // .. .. .. START: ENET1 RESET
8273 // .. .. .. .. START: DIR MODE BANK 0
8274 // .. .. .. .. FINISH: DIR MODE BANK 0
8275 // .. .. .. .. START: DIR MODE BANK 1
8276 // .. .. .. .. FINISH: DIR MODE BANK 1
8277 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8278 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8279 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8280 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8281 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8282 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8283 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8284 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8285 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8286 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8287 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8288 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8289 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8290 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8291 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8292 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8293 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8294 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8295 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8296 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8297 // .. .. .. .. START: ADD 1 MS DELAY
8299 EMIT_MASKDELAY(0XF8F00200, 1),
8300 // .. .. .. .. FINISH: ADD 1 MS DELAY
8301 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8302 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8303 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8304 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8305 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8306 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8307 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8308 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8309 // .. .. .. FINISH: ENET1 RESET
8310 // .. .. FINISH: ENET RESET
8311 // .. .. START: I2C RESET
8312 // .. .. .. START: I2C0 RESET
8313 // .. .. .. .. START: DIR MODE GPIO BANK0
8314 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8315 // .. .. .. .. START: DIR MODE GPIO BANK1
8316 // .. .. .. .. DIRECTION_1 = 0x4000
8317 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
8318 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U
8320 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU
,0x00004000U
),
8321 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8322 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8323 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8324 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8325 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8326 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8327 // .. .. .. .. MASK_1_LSW = 0xbfff
8328 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8329 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
8330 // .. .. .. .. DATA_1_LSW = 0x4000
8331 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
8332 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U
8334 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF4000U
),
8335 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8336 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8337 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8338 // .. .. .. .. START: OUTPUT ENABLE
8339 // .. .. .. .. FINISH: OUTPUT ENABLE
8340 // .. .. .. .. START: OUTPUT ENABLE
8341 // .. .. .. .. OP_ENABLE_1 = 0x4000
8342 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
8343 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U
8345 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU
,0x00004000U
),
8346 // .. .. .. .. FINISH: OUTPUT ENABLE
8347 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8348 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8349 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8350 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8351 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8352 // .. .. .. .. MASK_1_LSW = 0xbfff
8353 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8354 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
8355 // .. .. .. .. DATA_1_LSW = 0x0
8356 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
8357 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
8359 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF0000U
),
8360 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8361 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8362 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8363 // .. .. .. .. START: ADD 1 MS DELAY
8365 EMIT_MASKDELAY(0XF8F00200, 1),
8366 // .. .. .. .. FINISH: ADD 1 MS DELAY
8367 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8368 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8369 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8370 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8371 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8372 // .. .. .. .. MASK_1_LSW = 0xbfff
8373 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
8374 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
8375 // .. .. .. .. DATA_1_LSW = 0x4000
8376 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
8377 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U
8379 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF4000U
),
8380 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8381 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8382 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8383 // .. .. .. FINISH: I2C0 RESET
8384 // .. .. .. START: I2C1 RESET
8385 // .. .. .. .. START: DIR MODE GPIO BANK0
8386 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8387 // .. .. .. .. START: DIR MODE GPIO BANK1
8388 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8389 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8390 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8391 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8392 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8393 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8394 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8395 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8396 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8397 // .. .. .. .. START: OUTPUT ENABLE
8398 // .. .. .. .. FINISH: OUTPUT ENABLE
8399 // .. .. .. .. START: OUTPUT ENABLE
8400 // .. .. .. .. FINISH: OUTPUT ENABLE
8401 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8402 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8403 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8404 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8405 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8406 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8407 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8408 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8409 // .. .. .. .. START: ADD 1 MS DELAY
8411 EMIT_MASKDELAY(0XF8F00200, 1),
8412 // .. .. .. .. FINISH: ADD 1 MS DELAY
8413 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8414 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8415 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8416 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8417 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8418 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8419 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8420 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8421 // .. .. .. FINISH: I2C1 RESET
8422 // .. .. FINISH: I2C RESET
8423 // .. .. START: NOR CHIP SELECT
8424 // .. .. .. START: DIR MODE BANK 0
8425 // .. .. .. FINISH: DIR MODE BANK 0
8426 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8427 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8428 // .. .. .. START: OUTPUT ENABLE BANK 0
8429 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8430 // .. .. FINISH: NOR CHIP SELECT
8431 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8439 unsigned long ps7_post_config_2_0
[] = {
8441 // .. START: SLCR SETTINGS
8442 // .. UNLOCK_KEY = 0XDF0D
8443 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8444 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8446 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
8447 // .. FINISH: SLCR SETTINGS
8448 // .. START: ENABLING LEVEL SHIFTER
8449 // .. USER_INP_ICT_EN_0 = 3
8450 // .. ==> 0XF8000900[1:0] = 0x00000003U
8451 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
8452 // .. USER_INP_ICT_EN_1 = 3
8453 // .. ==> 0XF8000900[3:2] = 0x00000003U
8454 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
8456 EMIT_MASKWRITE(0XF8000900, 0x0000000FU
,0x0000000FU
),
8457 // .. FINISH: ENABLING LEVEL SHIFTER
8458 // .. START: FPGA RESETS TO 0
8459 // .. reserved_3 = 0
8460 // .. ==> 0XF8000240[31:25] = 0x00000000U
8461 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
8462 // .. FPGA_ACP_RST = 0
8463 // .. ==> 0XF8000240[24:24] = 0x00000000U
8464 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
8465 // .. FPGA_AXDS3_RST = 0
8466 // .. ==> 0XF8000240[23:23] = 0x00000000U
8467 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
8468 // .. FPGA_AXDS2_RST = 0
8469 // .. ==> 0XF8000240[22:22] = 0x00000000U
8470 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
8471 // .. FPGA_AXDS1_RST = 0
8472 // .. ==> 0XF8000240[21:21] = 0x00000000U
8473 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
8474 // .. FPGA_AXDS0_RST = 0
8475 // .. ==> 0XF8000240[20:20] = 0x00000000U
8476 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
8477 // .. reserved_2 = 0
8478 // .. ==> 0XF8000240[19:18] = 0x00000000U
8479 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
8480 // .. FSSW1_FPGA_RST = 0
8481 // .. ==> 0XF8000240[17:17] = 0x00000000U
8482 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
8483 // .. FSSW0_FPGA_RST = 0
8484 // .. ==> 0XF8000240[16:16] = 0x00000000U
8485 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
8486 // .. reserved_1 = 0
8487 // .. ==> 0XF8000240[15:14] = 0x00000000U
8488 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
8489 // .. FPGA_FMSW1_RST = 0
8490 // .. ==> 0XF8000240[13:13] = 0x00000000U
8491 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
8492 // .. FPGA_FMSW0_RST = 0
8493 // .. ==> 0XF8000240[12:12] = 0x00000000U
8494 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
8495 // .. FPGA_DMA3_RST = 0
8496 // .. ==> 0XF8000240[11:11] = 0x00000000U
8497 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8498 // .. FPGA_DMA2_RST = 0
8499 // .. ==> 0XF8000240[10:10] = 0x00000000U
8500 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
8501 // .. FPGA_DMA1_RST = 0
8502 // .. ==> 0XF8000240[9:9] = 0x00000000U
8503 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
8504 // .. FPGA_DMA0_RST = 0
8505 // .. ==> 0XF8000240[8:8] = 0x00000000U
8506 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
8508 // .. ==> 0XF8000240[7:4] = 0x00000000U
8509 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
8510 // .. FPGA3_OUT_RST = 0
8511 // .. ==> 0XF8000240[3:3] = 0x00000000U
8512 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
8513 // .. FPGA2_OUT_RST = 0
8514 // .. ==> 0XF8000240[2:2] = 0x00000000U
8515 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
8516 // .. FPGA1_OUT_RST = 0
8517 // .. ==> 0XF8000240[1:1] = 0x00000000U
8518 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8519 // .. FPGA0_OUT_RST = 0
8520 // .. ==> 0XF8000240[0:0] = 0x00000000U
8521 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8523 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU
,0x00000000U
),
8524 // .. FINISH: FPGA RESETS TO 0
8525 // .. START: AFI REGISTERS
8526 // .. .. START: AFI0 REGISTERS
8527 // .. .. FINISH: AFI0 REGISTERS
8528 // .. .. START: AFI1 REGISTERS
8529 // .. .. FINISH: AFI1 REGISTERS
8530 // .. .. START: AFI2 REGISTERS
8531 // .. .. FINISH: AFI2 REGISTERS
8532 // .. .. START: AFI3 REGISTERS
8533 // .. .. FINISH: AFI3 REGISTERS
8534 // .. FINISH: AFI REGISTERS
8535 // .. START: LOCK IT BACK
8536 // .. LOCK_KEY = 0X767B
8537 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8538 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8540 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
8541 // .. FINISH: LOCK IT BACK
8550 unsigned long ps7_pll_init_data_1_0
[] = {
8552 // .. START: SLCR SETTINGS
8553 // .. UNLOCK_KEY = 0XDF0D
8554 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8555 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8557 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
8558 // .. FINISH: SLCR SETTINGS
8559 // .. START: PLL SLCR REGISTERS
8560 // .. .. START: ARM PLL INIT
8561 // .. .. PLL_RES = 0x2
8562 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8563 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8564 // .. .. PLL_CP = 0x2
8565 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8566 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8567 // .. .. LOCK_CNT = 0xfa
8568 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8569 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
8571 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U
,0x000FA220U
),
8572 // .. .. .. START: UPDATE FB_DIV
8573 // .. .. .. PLL_FDIV = 0x28
8574 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8575 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
8577 EMIT_MASKWRITE(0XF8000100, 0x0007F000U
,0x00028000U
),
8578 // .. .. .. FINISH: UPDATE FB_DIV
8579 // .. .. .. START: BY PASS PLL
8580 // .. .. .. PLL_BYPASS_FORCE = 1
8581 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8582 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8584 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000010U
),
8585 // .. .. .. FINISH: BY PASS PLL
8586 // .. .. .. START: ASSERT RESET
8587 // .. .. .. PLL_RESET = 1
8588 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8589 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8591 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000001U
),
8592 // .. .. .. FINISH: ASSERT RESET
8593 // .. .. .. START: DEASSERT RESET
8594 // .. .. .. PLL_RESET = 0
8595 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8596 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8598 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000000U
),
8599 // .. .. .. FINISH: DEASSERT RESET
8600 // .. .. .. START: CHECK PLL STATUS
8601 // .. .. .. ARM_PLL_LOCK = 1
8602 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8603 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8605 EMIT_MASKPOLL(0XF800010C, 0x00000001U
),
8606 // .. .. .. FINISH: CHECK PLL STATUS
8607 // .. .. .. START: REMOVE PLL BY PASS
8608 // .. .. .. PLL_BYPASS_FORCE = 0
8609 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8610 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8612 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000000U
),
8613 // .. .. .. FINISH: REMOVE PLL BY PASS
8614 // .. .. .. SRCSEL = 0x0
8615 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8616 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
8617 // .. .. .. DIVISOR = 0x2
8618 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8619 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
8620 // .. .. .. CPU_6OR4XCLKACT = 0x1
8621 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8622 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
8623 // .. .. .. CPU_3OR2XCLKACT = 0x1
8624 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8625 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
8626 // .. .. .. CPU_2XCLKACT = 0x1
8627 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8628 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
8629 // .. .. .. CPU_1XCLKACT = 0x1
8630 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8631 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
8632 // .. .. .. CPU_PERI_CLKACT = 0x1
8633 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8634 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
8636 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U
,0x1F000200U
),
8637 // .. .. FINISH: ARM PLL INIT
8638 // .. .. START: DDR PLL INIT
8639 // .. .. PLL_RES = 0x2
8640 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8641 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8642 // .. .. PLL_CP = 0x2
8643 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8644 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8645 // .. .. LOCK_CNT = 0x12c
8646 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8647 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
8649 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U
,0x0012C220U
),
8650 // .. .. .. START: UPDATE FB_DIV
8651 // .. .. .. PLL_FDIV = 0x20
8652 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8653 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
8655 EMIT_MASKWRITE(0XF8000104, 0x0007F000U
,0x00020000U
),
8656 // .. .. .. FINISH: UPDATE FB_DIV
8657 // .. .. .. START: BY PASS PLL
8658 // .. .. .. PLL_BYPASS_FORCE = 1
8659 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8660 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8662 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000010U
),
8663 // .. .. .. FINISH: BY PASS PLL
8664 // .. .. .. START: ASSERT RESET
8665 // .. .. .. PLL_RESET = 1
8666 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8667 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8669 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000001U
),
8670 // .. .. .. FINISH: ASSERT RESET
8671 // .. .. .. START: DEASSERT RESET
8672 // .. .. .. PLL_RESET = 0
8673 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8674 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8676 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000000U
),
8677 // .. .. .. FINISH: DEASSERT RESET
8678 // .. .. .. START: CHECK PLL STATUS
8679 // .. .. .. DDR_PLL_LOCK = 1
8680 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8681 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8683 EMIT_MASKPOLL(0XF800010C, 0x00000002U
),
8684 // .. .. .. FINISH: CHECK PLL STATUS
8685 // .. .. .. START: REMOVE PLL BY PASS
8686 // .. .. .. PLL_BYPASS_FORCE = 0
8687 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8688 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8690 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000000U
),
8691 // .. .. .. FINISH: REMOVE PLL BY PASS
8692 // .. .. .. DDR_3XCLKACT = 0x1
8693 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8694 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8695 // .. .. .. DDR_2XCLKACT = 0x1
8696 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8697 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8698 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8699 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8700 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
8701 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8702 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8703 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
8705 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U
,0x0C200003U
),
8706 // .. .. FINISH: DDR PLL INIT
8707 // .. .. START: IO PLL INIT
8708 // .. .. PLL_RES = 0xc
8709 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8710 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
8711 // .. .. PLL_CP = 0x2
8712 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8713 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8714 // .. .. LOCK_CNT = 0x145
8715 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8716 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
8718 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U
,0x001452C0U
),
8719 // .. .. .. START: UPDATE FB_DIV
8720 // .. .. .. PLL_FDIV = 0x1e
8721 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8722 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
8724 EMIT_MASKWRITE(0XF8000108, 0x0007F000U
,0x0001E000U
),
8725 // .. .. .. FINISH: UPDATE FB_DIV
8726 // .. .. .. START: BY PASS PLL
8727 // .. .. .. PLL_BYPASS_FORCE = 1
8728 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8729 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8731 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000010U
),
8732 // .. .. .. FINISH: BY PASS PLL
8733 // .. .. .. START: ASSERT RESET
8734 // .. .. .. PLL_RESET = 1
8735 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8736 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8738 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000001U
),
8739 // .. .. .. FINISH: ASSERT RESET
8740 // .. .. .. START: DEASSERT RESET
8741 // .. .. .. PLL_RESET = 0
8742 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8743 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8745 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000000U
),
8746 // .. .. .. FINISH: DEASSERT RESET
8747 // .. .. .. START: CHECK PLL STATUS
8748 // .. .. .. IO_PLL_LOCK = 1
8749 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8750 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
8752 EMIT_MASKPOLL(0XF800010C, 0x00000004U
),
8753 // .. .. .. FINISH: CHECK PLL STATUS
8754 // .. .. .. START: REMOVE PLL BY PASS
8755 // .. .. .. PLL_BYPASS_FORCE = 0
8756 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8757 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8759 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000000U
),
8760 // .. .. .. FINISH: REMOVE PLL BY PASS
8761 // .. .. FINISH: IO PLL INIT
8762 // .. FINISH: PLL SLCR REGISTERS
8763 // .. START: LOCK IT BACK
8764 // .. LOCK_KEY = 0X767B
8765 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8766 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8768 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
8769 // .. FINISH: LOCK IT BACK
8777 unsigned long ps7_clock_init_data_1_0
[] = {
8779 // .. START: SLCR SETTINGS
8780 // .. UNLOCK_KEY = 0XDF0D
8781 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8782 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8784 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
8785 // .. FINISH: SLCR SETTINGS
8786 // .. START: CLOCK CONTROL SLCR REGISTERS
8788 // .. ==> 0XF8000128[0:0] = 0x00000001U
8789 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8790 // .. DIVISOR0 = 0x23
8791 // .. ==> 0XF8000128[13:8] = 0x00000023U
8792 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
8793 // .. DIVISOR1 = 0x3
8794 // .. ==> 0XF8000128[25:20] = 0x00000003U
8795 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
8797 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U
,0x00302301U
),
8799 // .. ==> 0XF8000138[0:0] = 0x00000001U
8800 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8802 // .. ==> 0XF8000138[4:4] = 0x00000000U
8803 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
8805 EMIT_MASKWRITE(0XF8000138, 0x00000011U
,0x00000001U
),
8807 // .. ==> 0XF8000140[0:0] = 0x00000001U
8808 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8810 // .. ==> 0XF8000140[6:4] = 0x00000000U
8811 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
8813 // .. ==> 0XF8000140[13:8] = 0x00000008U
8814 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
8815 // .. DIVISOR1 = 0x5
8816 // .. ==> 0XF8000140[25:20] = 0x00000005U
8817 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U
8819 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U
,0x00500801U
),
8821 // .. ==> 0XF800014C[0:0] = 0x00000001U
8822 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8824 // .. ==> 0XF800014C[5:4] = 0x00000000U
8825 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8827 // .. ==> 0XF800014C[13:8] = 0x00000005U
8828 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8830 EMIT_MASKWRITE(0XF800014C, 0x00003F31U
,0x00000501U
),
8832 // .. ==> 0XF8000150[0:0] = 0x00000001U
8833 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8835 // .. ==> 0XF8000150[1:1] = 0x00000000U
8836 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8838 // .. ==> 0XF8000150[5:4] = 0x00000000U
8839 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8840 // .. DIVISOR = 0x14
8841 // .. ==> 0XF8000150[13:8] = 0x00000014U
8842 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8844 EMIT_MASKWRITE(0XF8000150, 0x00003F33U
,0x00001401U
),
8846 // .. ==> 0XF8000154[0:0] = 0x00000000U
8847 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8849 // .. ==> 0XF8000154[1:1] = 0x00000001U
8850 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
8852 // .. ==> 0XF8000154[5:4] = 0x00000000U
8853 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8854 // .. DIVISOR = 0x14
8855 // .. ==> 0XF8000154[13:8] = 0x00000014U
8856 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8858 EMIT_MASKWRITE(0XF8000154, 0x00003F33U
,0x00001402U
),
8860 // .. ==> 0XF8000168[0:0] = 0x00000001U
8861 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8863 // .. ==> 0XF8000168[5:4] = 0x00000000U
8864 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8866 // .. ==> 0XF8000168[13:8] = 0x00000005U
8867 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8869 EMIT_MASKWRITE(0XF8000168, 0x00003F31U
,0x00000501U
),
8871 // .. ==> 0XF8000170[5:4] = 0x00000000U
8872 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8873 // .. DIVISOR0 = 0x14
8874 // .. ==> 0XF8000170[13:8] = 0x00000014U
8875 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8876 // .. DIVISOR1 = 0x1
8877 // .. ==> 0XF8000170[25:20] = 0x00000001U
8878 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8880 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U
,0x00101400U
),
8882 // .. ==> 0XF8000180[5:4] = 0x00000000U
8883 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8884 // .. DIVISOR0 = 0x14
8885 // .. ==> 0XF8000180[13:8] = 0x00000014U
8886 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8887 // .. DIVISOR1 = 0x1
8888 // .. ==> 0XF8000180[25:20] = 0x00000001U
8889 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8891 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U
,0x00101400U
),
8893 // .. ==> 0XF8000190[5:4] = 0x00000000U
8894 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8895 // .. DIVISOR0 = 0x14
8896 // .. ==> 0XF8000190[13:8] = 0x00000014U
8897 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8898 // .. DIVISOR1 = 0x1
8899 // .. ==> 0XF8000190[25:20] = 0x00000001U
8900 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8902 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U
,0x00101400U
),
8904 // .. ==> 0XF80001A0[5:4] = 0x00000000U
8905 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8906 // .. DIVISOR0 = 0x14
8907 // .. ==> 0XF80001A0[13:8] = 0x00000014U
8908 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8909 // .. DIVISOR1 = 0x1
8910 // .. ==> 0XF80001A0[25:20] = 0x00000001U
8911 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8913 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U
,0x00101400U
),
8914 // .. CLK_621_TRUE = 0x1
8915 // .. ==> 0XF80001C4[0:0] = 0x00000001U
8916 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8918 EMIT_MASKWRITE(0XF80001C4, 0x00000001U
,0x00000001U
),
8919 // .. DMA_CPU_2XCLKACT = 0x1
8920 // .. ==> 0XF800012C[0:0] = 0x00000001U
8921 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8922 // .. USB0_CPU_1XCLKACT = 0x1
8923 // .. ==> 0XF800012C[2:2] = 0x00000001U
8924 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
8925 // .. USB1_CPU_1XCLKACT = 0x1
8926 // .. ==> 0XF800012C[3:3] = 0x00000001U
8927 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
8928 // .. GEM0_CPU_1XCLKACT = 0x1
8929 // .. ==> 0XF800012C[6:6] = 0x00000001U
8930 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
8931 // .. GEM1_CPU_1XCLKACT = 0x0
8932 // .. ==> 0XF800012C[7:7] = 0x00000000U
8933 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
8934 // .. SDI0_CPU_1XCLKACT = 0x1
8935 // .. ==> 0XF800012C[10:10] = 0x00000001U
8936 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
8937 // .. SDI1_CPU_1XCLKACT = 0x0
8938 // .. ==> 0XF800012C[11:11] = 0x00000000U
8939 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8940 // .. SPI0_CPU_1XCLKACT = 0x0
8941 // .. ==> 0XF800012C[14:14] = 0x00000000U
8942 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
8943 // .. SPI1_CPU_1XCLKACT = 0x0
8944 // .. ==> 0XF800012C[15:15] = 0x00000000U
8945 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
8946 // .. CAN0_CPU_1XCLKACT = 0x0
8947 // .. ==> 0XF800012C[16:16] = 0x00000000U
8948 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
8949 // .. CAN1_CPU_1XCLKACT = 0x0
8950 // .. ==> 0XF800012C[17:17] = 0x00000000U
8951 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
8952 // .. I2C0_CPU_1XCLKACT = 0x1
8953 // .. ==> 0XF800012C[18:18] = 0x00000001U
8954 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
8955 // .. I2C1_CPU_1XCLKACT = 0x1
8956 // .. ==> 0XF800012C[19:19] = 0x00000001U
8957 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
8958 // .. UART0_CPU_1XCLKACT = 0x0
8959 // .. ==> 0XF800012C[20:20] = 0x00000000U
8960 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
8961 // .. UART1_CPU_1XCLKACT = 0x1
8962 // .. ==> 0XF800012C[21:21] = 0x00000001U
8963 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
8964 // .. GPIO_CPU_1XCLKACT = 0x1
8965 // .. ==> 0XF800012C[22:22] = 0x00000001U
8966 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
8967 // .. LQSPI_CPU_1XCLKACT = 0x1
8968 // .. ==> 0XF800012C[23:23] = 0x00000001U
8969 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
8970 // .. SMC_CPU_1XCLKACT = 0x1
8971 // .. ==> 0XF800012C[24:24] = 0x00000001U
8972 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
8974 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU
,0x01EC044DU
),
8975 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
8976 // .. START: THIS SHOULD BE BLANK
8977 // .. FINISH: THIS SHOULD BE BLANK
8978 // .. START: LOCK IT BACK
8979 // .. LOCK_KEY = 0X767B
8980 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8981 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8983 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
8984 // .. FINISH: LOCK IT BACK
8992 unsigned long ps7_ddr_init_data_1_0
[] = {
8994 // .. START: DDR INITIALIZATION
8995 // .. .. START: LOCK DDR
8996 // .. .. reg_ddrc_soft_rstb = 0
8997 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
8998 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8999 // .. .. reg_ddrc_powerdown_en = 0x0
9000 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
9001 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9002 // .. .. reg_ddrc_data_bus_width = 0x0
9003 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
9004 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
9005 // .. .. reg_ddrc_burst8_refresh = 0x0
9006 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
9007 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
9008 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
9009 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
9010 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
9011 // .. .. reg_ddrc_dis_rd_bypass = 0x0
9012 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
9013 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
9014 // .. .. reg_ddrc_dis_act_bypass = 0x0
9015 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
9016 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9017 // .. .. reg_ddrc_dis_auto_refresh = 0x0
9018 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
9019 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9021 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000080U
),
9022 // .. .. FINISH: LOCK DDR
9023 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
9024 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
9025 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
9026 // .. .. reg_ddrc_active_ranks = 0x1
9027 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
9028 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
9029 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
9030 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
9031 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
9032 // .. .. reg_ddrc_wr_odt_block = 0x1
9033 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
9034 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
9035 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
9036 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
9037 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
9038 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
9039 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
9040 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
9041 // .. .. reg_ddrc_addrmap_open_bank = 0x0
9042 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
9043 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
9044 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
9045 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
9046 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
9048 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU
,0x00081081U
),
9049 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
9050 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
9051 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
9052 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
9053 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
9054 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
9055 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
9056 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
9057 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
9059 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU
,0x03C0780FU
),
9060 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
9061 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
9062 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
9063 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
9064 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
9065 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
9066 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
9067 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
9068 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
9070 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU
,0x02001001U
),
9071 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
9072 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
9073 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
9074 // .. .. reg_ddrc_w_xact_run_length = 0x8
9075 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
9076 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
9077 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
9078 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
9079 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
9081 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU
,0x00014001U
),
9082 // .. .. reg_ddrc_t_rc = 0x1b
9083 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
9084 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU
9085 // .. .. reg_ddrc_t_rfc_min = 0x56
9086 // .. .. ==> 0XF8006014[13:6] = 0x00000056U
9087 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U
9088 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
9089 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
9090 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
9092 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU
,0x0004159BU
),
9093 // .. .. reg_ddrc_wr2pre = 0x12
9094 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
9095 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
9096 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9097 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9098 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
9099 // .. .. reg_ddrc_t_faw = 0x10
9100 // .. .. ==> 0XF8006018[15:10] = 0x00000010U
9101 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U
9102 // .. .. reg_ddrc_t_ras_max = 0x24
9103 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9104 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
9105 // .. .. reg_ddrc_t_ras_min = 0x14
9106 // .. .. ==> 0XF8006018[26:22] = 0x00000014U
9107 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U
9108 // .. .. reg_ddrc_t_cke = 0x4
9109 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9110 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
9112 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU
,0x452440D2U
),
9113 // .. .. reg_ddrc_write_latency = 0x5
9114 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9115 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
9116 // .. .. reg_ddrc_rd2wr = 0x7
9117 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9118 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
9119 // .. .. reg_ddrc_wr2rd = 0xe
9120 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9121 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
9122 // .. .. reg_ddrc_t_xp = 0x4
9123 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9124 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
9125 // .. .. reg_ddrc_pad_pd = 0x0
9126 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9127 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
9128 // .. .. reg_ddrc_rd2pre = 0x4
9129 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9130 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
9131 // .. .. reg_ddrc_t_rcd = 0x7
9132 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9133 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
9135 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU
,0x720238E5U
),
9136 // .. .. reg_ddrc_t_ccd = 0x4
9137 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9138 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
9139 // .. .. reg_ddrc_t_rrd = 0x4
9140 // .. .. ==> 0XF8006020[7:5] = 0x00000004U
9141 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U
9142 // .. .. reg_ddrc_refresh_margin = 0x2
9143 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9144 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
9145 // .. .. reg_ddrc_t_rp = 0x7
9146 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9147 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
9148 // .. .. reg_ddrc_refresh_to_x32 = 0x8
9149 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9150 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
9151 // .. .. reg_ddrc_sdram = 0x1
9152 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9153 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
9154 // .. .. reg_ddrc_mobile = 0x0
9155 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9156 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
9157 // .. .. reg_ddrc_clock_stop_en = 0x0
9158 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9159 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
9160 // .. .. reg_ddrc_read_latency = 0x7
9161 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9162 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
9163 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9164 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9165 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
9166 // .. .. reg_ddrc_dis_pad_pd = 0x0
9167 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9168 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
9169 // .. .. reg_ddrc_loopback = 0x0
9170 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9171 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
9173 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU
,0x27287290U
),
9174 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9175 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9176 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9177 // .. .. reg_ddrc_prefer_write = 0x0
9178 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9179 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9180 // .. .. reg_ddrc_max_rank_rd = 0xf
9181 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9182 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
9183 // .. .. reg_ddrc_mr_wr = 0x0
9184 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9185 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
9186 // .. .. reg_ddrc_mr_addr = 0x0
9187 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9188 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
9189 // .. .. reg_ddrc_mr_data = 0x0
9190 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9191 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
9192 // .. .. ddrc_reg_mr_wr_busy = 0x0
9193 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9194 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
9195 // .. .. reg_ddrc_mr_type = 0x0
9196 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9197 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
9198 // .. .. reg_ddrc_mr_rdata_valid = 0x0
9199 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9200 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
9202 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU
,0x0000003CU
),
9203 // .. .. reg_ddrc_final_wait_x32 = 0x7
9204 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9205 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
9206 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9207 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9208 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
9209 // .. .. reg_ddrc_t_mrd = 0x4
9210 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9211 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
9213 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU
,0x00002007U
),
9214 // .. .. reg_ddrc_emr2 = 0x8
9215 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9216 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
9217 // .. .. reg_ddrc_emr3 = 0x0
9218 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9219 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
9221 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU
,0x00000008U
),
9222 // .. .. reg_ddrc_mr = 0x930
9223 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9224 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
9225 // .. .. reg_ddrc_emr = 0x4
9226 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9227 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
9229 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU
,0x00040930U
),
9230 // .. .. reg_ddrc_burst_rdwr = 0x4
9231 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9232 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
9233 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9234 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9235 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
9236 // .. .. reg_ddrc_post_cke_x1024 = 0x1
9237 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9238 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
9239 // .. .. reg_ddrc_burstchop = 0x0
9240 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9241 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
9243 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU
,0x00011054U
),
9244 // .. .. reg_ddrc_force_low_pri_n = 0x0
9245 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9246 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9247 // .. .. reg_ddrc_dis_dq = 0x0
9248 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9249 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9250 // .. .. reg_phy_debug_mode = 0x0
9251 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9252 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
9253 // .. .. reg_phy_wr_level_start = 0x0
9254 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9255 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9256 // .. .. reg_phy_rd_level_start = 0x0
9257 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9258 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9259 // .. .. reg_phy_dq0_wait_t = 0x0
9260 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9261 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
9263 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U
,0x00000000U
),
9264 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9265 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9266 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
9267 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9268 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9269 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
9270 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9271 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9272 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
9273 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9274 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9275 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
9276 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9277 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9278 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
9280 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU
,0x00000777U
),
9281 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9282 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9283 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9284 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9285 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9286 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9287 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9288 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9289 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9290 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9291 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9292 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
9293 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9294 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9295 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
9296 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9297 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9298 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
9299 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9300 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9301 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9302 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9303 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9304 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
9306 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU
,0xFFF00000U
),
9307 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9308 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9309 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
9310 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9311 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9312 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
9313 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9314 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9315 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
9316 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9317 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9318 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
9319 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9320 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9321 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
9322 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9323 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9324 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
9325 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9326 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9327 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9329 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU
,0x0F666666U
),
9330 // .. .. reg_ddrc_rank0_rd_odt = 0x0
9331 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9332 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9333 // .. .. reg_ddrc_rank0_wr_odt = 0x1
9334 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9335 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
9336 // .. .. reg_ddrc_rank1_rd_odt = 0x1
9337 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9338 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
9339 // .. .. reg_ddrc_rank1_wr_odt = 0x1
9340 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9341 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
9342 // .. .. reg_phy_rd_local_odt = 0x0
9343 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9344 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
9345 // .. .. reg_phy_wr_local_odt = 0x3
9346 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9347 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
9348 // .. .. reg_phy_idle_local_odt = 0x3
9349 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9350 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
9351 // .. .. reg_ddrc_rank2_rd_odt = 0x0
9352 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9353 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
9354 // .. .. reg_ddrc_rank2_wr_odt = 0x0
9355 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9356 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
9357 // .. .. reg_ddrc_rank3_rd_odt = 0x0
9358 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9359 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
9360 // .. .. reg_ddrc_rank3_wr_odt = 0x0
9361 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9362 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
9364 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU
,0x0003C248U
),
9365 // .. .. reg_phy_rd_cmd_to_data = 0x0
9366 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9367 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9368 // .. .. reg_phy_wr_cmd_to_data = 0x0
9369 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9370 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9371 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9372 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9373 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
9374 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9375 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9376 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9377 // .. .. reg_phy_use_fixed_re = 0x1
9378 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9379 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
9380 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9381 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9382 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9383 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9384 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9385 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9386 // .. .. reg_phy_clk_stall_level = 0x0
9387 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9388 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9389 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9390 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9391 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
9392 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9393 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9394 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
9396 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU
,0x77010800U
),
9397 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9398 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9399 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
9400 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9401 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9402 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
9403 // .. .. reg_ddrc_dis_dll_calib = 0x0
9404 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9405 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9407 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU
,0x00000101U
),
9408 // .. .. reg_ddrc_rd_odt_delay = 0x3
9409 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9410 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
9411 // .. .. reg_ddrc_wr_odt_delay = 0x0
9412 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9413 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9414 // .. .. reg_ddrc_rd_odt_hold = 0x0
9415 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9416 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9417 // .. .. reg_ddrc_wr_odt_hold = 0x5
9418 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9419 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
9421 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU
,0x00005003U
),
9422 // .. .. reg_ddrc_pageclose = 0x0
9423 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9424 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9425 // .. .. reg_ddrc_lpr_num_entries = 0x1f
9426 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9427 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
9428 // .. .. reg_ddrc_auto_pre_en = 0x0
9429 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9430 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9431 // .. .. reg_ddrc_refresh_update_level = 0x0
9432 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9433 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9434 // .. .. reg_ddrc_dis_wc = 0x0
9435 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9436 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
9437 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9438 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9439 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9440 // .. .. reg_ddrc_selfref_en = 0x0
9441 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9442 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
9444 EMIT_MASKWRITE(0XF8006060, 0x000017FFU
,0x0000003EU
),
9445 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9446 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9447 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
9448 // .. .. reg_arb_go2critical_en = 0x1
9449 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9450 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
9452 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U
,0x00020000U
),
9453 // .. .. reg_ddrc_wrlvl_ww = 0x41
9454 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9455 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
9456 // .. .. reg_ddrc_rdlvl_rr = 0x41
9457 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9458 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
9459 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9460 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9461 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
9463 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU
,0x00284141U
),
9464 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9465 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9466 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
9467 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9468 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9469 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
9471 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU
,0x00001610U
),
9472 // .. .. refresh_timer0_start_value_x32 = 0x0
9473 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9474 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
9475 // .. .. refresh_timer1_start_value_x32 = 0x8
9476 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9477 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
9479 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU
,0x00008000U
),
9480 // .. .. reg_ddrc_dis_auto_zq = 0x0
9481 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9482 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9483 // .. .. reg_ddrc_ddr3 = 0x1
9484 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9485 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
9486 // .. .. reg_ddrc_t_mod = 0x200
9487 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9488 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
9489 // .. .. reg_ddrc_t_zq_long_nop = 0x200
9490 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9491 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
9492 // .. .. reg_ddrc_t_zq_short_nop = 0x40
9493 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9494 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
9496 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU
,0x10200802U
),
9497 // .. .. t_zq_short_interval_x1024 = 0xcb73
9498 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9499 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
9500 // .. .. dram_rstn_x1024 = 0x69
9501 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9502 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
9504 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU
,0x0690CB73U
),
9505 // .. .. deeppowerdown_en = 0x0
9506 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9507 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9508 // .. .. deeppowerdown_to_x1024 = 0xff
9509 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9510 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
9512 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU
,0x000001FEU
),
9513 // .. .. dfi_wrlvl_max_x1024 = 0xfff
9514 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9515 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
9516 // .. .. dfi_rdlvl_max_x1024 = 0xfff
9517 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9518 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
9519 // .. .. ddrc_reg_twrlvl_max_error = 0x0
9520 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9521 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
9522 // .. .. ddrc_reg_trdlvl_max_error = 0x0
9523 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9524 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
9525 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9526 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9527 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
9528 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9529 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9530 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
9531 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9532 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9533 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
9535 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU
,0x1CFFFFFFU
),
9536 // .. .. reg_ddrc_2t_delay = 0x0
9537 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9538 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
9539 // .. .. reg_ddrc_skip_ocd = 0x1
9540 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9541 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
9542 // .. .. reg_ddrc_dis_pre_bypass = 0x0
9543 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9544 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9546 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU
,0x00000200U
),
9547 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9548 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9549 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
9550 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9551 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9552 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
9553 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9554 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9555 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
9557 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU
,0x00200066U
),
9558 // .. .. START: RESET ECC ERROR
9559 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9560 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9561 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9562 // .. .. Clear_Correctable_DRAM_ECC_error = 1
9563 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9564 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
9566 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000003U
),
9567 // .. .. FINISH: RESET ECC ERROR
9568 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9569 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9570 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9571 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9572 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9573 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9575 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000000U
),
9576 // .. .. CORR_ECC_LOG_VALID = 0x0
9577 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9578 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9579 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9580 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9581 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
9583 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU
,0x00000000U
),
9584 // .. .. UNCORR_ECC_LOG_VALID = 0x0
9585 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9586 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9588 EMIT_MASKWRITE(0XF80060DC, 0x00000001U
,0x00000000U
),
9589 // .. .. STAT_NUM_CORR_ERR = 0x0
9590 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9591 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
9592 // .. .. STAT_NUM_UNCORR_ERR = 0x0
9593 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9594 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
9596 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU
,0x00000000U
),
9597 // .. .. reg_ddrc_ecc_mode = 0x0
9598 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9599 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9600 // .. .. reg_ddrc_dis_scrub = 0x1
9601 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9602 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
9604 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU
,0x00000008U
),
9605 // .. .. reg_phy_dif_on = 0x0
9606 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9607 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9608 // .. .. reg_phy_dif_off = 0x0
9609 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9610 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9612 EMIT_MASKWRITE(0XF8006114, 0x000000FFU
,0x00000000U
),
9613 // .. .. reg_phy_data_slice_in_use = 0x1
9614 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9615 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9616 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9617 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9618 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9619 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9620 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9621 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9622 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9623 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9624 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9625 // .. .. reg_phy_board_lpbk_tx = 0x0
9626 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9627 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9628 // .. .. reg_phy_board_lpbk_rx = 0x0
9629 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9630 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9631 // .. .. reg_phy_bist_shift_dq = 0x0
9632 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9633 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9634 // .. .. reg_phy_bist_err_clr = 0x0
9635 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9636 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9637 // .. .. reg_phy_dq_offset = 0x40
9638 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9639 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9641 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU
,0x40000001U
),
9642 // .. .. reg_phy_data_slice_in_use = 0x1
9643 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9644 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9645 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9646 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9647 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9648 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9649 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9650 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9651 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9652 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9653 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9654 // .. .. reg_phy_board_lpbk_tx = 0x0
9655 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9656 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9657 // .. .. reg_phy_board_lpbk_rx = 0x0
9658 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9659 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9660 // .. .. reg_phy_bist_shift_dq = 0x0
9661 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9662 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9663 // .. .. reg_phy_bist_err_clr = 0x0
9664 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9665 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9666 // .. .. reg_phy_dq_offset = 0x40
9667 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9668 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9670 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU
,0x40000001U
),
9671 // .. .. reg_phy_data_slice_in_use = 0x1
9672 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9673 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9674 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9675 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9676 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9677 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9678 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9679 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9680 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9681 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9682 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9683 // .. .. reg_phy_board_lpbk_tx = 0x0
9684 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9685 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9686 // .. .. reg_phy_board_lpbk_rx = 0x0
9687 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9688 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9689 // .. .. reg_phy_bist_shift_dq = 0x0
9690 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9691 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9692 // .. .. reg_phy_bist_err_clr = 0x0
9693 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9694 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9695 // .. .. reg_phy_dq_offset = 0x40
9696 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9697 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9699 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU
,0x40000001U
),
9700 // .. .. reg_phy_data_slice_in_use = 0x1
9701 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9702 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9703 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9704 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9705 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9706 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9707 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9708 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9709 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9710 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9711 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9712 // .. .. reg_phy_board_lpbk_tx = 0x0
9713 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9714 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9715 // .. .. reg_phy_board_lpbk_rx = 0x0
9716 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9717 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9718 // .. .. reg_phy_bist_shift_dq = 0x0
9719 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9720 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9721 // .. .. reg_phy_bist_err_clr = 0x0
9722 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9723 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9724 // .. .. reg_phy_dq_offset = 0x40
9725 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9726 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9728 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU
,0x40000001U
),
9729 // .. .. reg_phy_wrlvl_init_ratio = 0x1e
9730 // .. .. ==> 0XF800612C[9:0] = 0x0000001EU
9731 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001EU
9732 // .. .. reg_phy_gatelvl_init_ratio = 0xee
9733 // .. .. ==> 0XF800612C[19:10] = 0x000000EEU
9734 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U
9736 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU
,0x0003B81EU
),
9737 // .. .. reg_phy_wrlvl_init_ratio = 0x25
9738 // .. .. ==> 0XF8006130[9:0] = 0x00000025U
9739 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000025U
9740 // .. .. reg_phy_gatelvl_init_ratio = 0x10d
9741 // .. .. ==> 0XF8006130[19:10] = 0x0000010DU
9742 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00043400U
9744 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU
,0x00043425U
),
9745 // .. .. reg_phy_wrlvl_init_ratio = 0x19
9746 // .. .. ==> 0XF8006134[9:0] = 0x00000019U
9747 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000019U
9748 // .. .. reg_phy_gatelvl_init_ratio = 0xf3
9749 // .. .. ==> 0XF8006134[19:10] = 0x000000F3U
9750 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003CC00U
9752 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU
,0x0003CC19U
),
9753 // .. .. reg_phy_wrlvl_init_ratio = 0x2a
9754 // .. .. ==> 0XF8006138[9:0] = 0x0000002AU
9755 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000002AU
9756 // .. .. reg_phy_gatelvl_init_ratio = 0x109
9757 // .. .. ==> 0XF8006138[19:10] = 0x00000109U
9758 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00042400U
9760 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU
,0x0004242AU
),
9761 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9762 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9763 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9764 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9765 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9766 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9767 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9768 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9769 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9771 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU
,0x00000035U
),
9772 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9773 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9774 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9775 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9776 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9777 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9778 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9779 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9780 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9782 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU
,0x00000035U
),
9783 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9784 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9785 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9786 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9787 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9788 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9789 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9790 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9791 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9793 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU
,0x00000035U
),
9794 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9795 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9796 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9797 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9798 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9799 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9800 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9801 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9802 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9804 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU
,0x00000035U
),
9805 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9e
9806 // .. .. ==> 0XF8006154[9:0] = 0x0000009EU
9807 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009EU
9808 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9809 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9810 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9811 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9812 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9813 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9815 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU
,0x0000009EU
),
9816 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa5
9817 // .. .. ==> 0XF8006158[9:0] = 0x000000A5U
9818 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A5U
9819 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9820 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9821 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9822 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9823 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9824 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9826 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU
,0x000000A5U
),
9827 // .. .. reg_phy_wr_dqs_slave_ratio = 0x99
9828 // .. .. ==> 0XF800615C[9:0] = 0x00000099U
9829 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000099U
9830 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9831 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9832 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9833 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9834 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9835 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9837 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU
,0x00000099U
),
9838 // .. .. reg_phy_wr_dqs_slave_ratio = 0xaa
9839 // .. .. ==> 0XF8006160[9:0] = 0x000000AAU
9840 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000AAU
9841 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9842 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9843 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9844 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9845 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9846 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9848 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU
,0x000000AAU
),
9849 // .. .. reg_phy_fifo_we_slave_ratio = 0x143
9850 // .. .. ==> 0XF8006168[10:0] = 0x00000143U
9851 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U
9852 // .. .. reg_phy_fifo_we_in_force = 0x0
9853 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9854 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9855 // .. .. reg_phy_fifo_we_in_delay = 0x0
9856 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9857 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9859 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU
,0x00000143U
),
9860 // .. .. reg_phy_fifo_we_slave_ratio = 0x162
9861 // .. .. ==> 0XF800616C[10:0] = 0x00000162U
9862 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000162U
9863 // .. .. reg_phy_fifo_we_in_force = 0x0
9864 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9865 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9866 // .. .. reg_phy_fifo_we_in_delay = 0x0
9867 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9868 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9870 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU
,0x00000162U
),
9871 // .. .. reg_phy_fifo_we_slave_ratio = 0x148
9872 // .. .. ==> 0XF8006170[10:0] = 0x00000148U
9873 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000148U
9874 // .. .. reg_phy_fifo_we_in_force = 0x0
9875 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9876 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9877 // .. .. reg_phy_fifo_we_in_delay = 0x0
9878 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9879 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9881 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU
,0x00000148U
),
9882 // .. .. reg_phy_fifo_we_slave_ratio = 0x15e
9883 // .. .. ==> 0XF8006174[10:0] = 0x0000015EU
9884 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000015EU
9885 // .. .. reg_phy_fifo_we_in_force = 0x0
9886 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9887 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9888 // .. .. reg_phy_fifo_we_in_delay = 0x0
9889 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9890 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9892 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU
,0x0000015EU
),
9893 // .. .. reg_phy_wr_data_slave_ratio = 0xde
9894 // .. .. ==> 0XF800617C[9:0] = 0x000000DEU
9895 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DEU
9896 // .. .. reg_phy_wr_data_slave_force = 0x0
9897 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9898 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9899 // .. .. reg_phy_wr_data_slave_delay = 0x0
9900 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9901 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9903 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU
,0x000000DEU
),
9904 // .. .. reg_phy_wr_data_slave_ratio = 0xe5
9905 // .. .. ==> 0XF8006180[9:0] = 0x000000E5U
9906 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E5U
9907 // .. .. reg_phy_wr_data_slave_force = 0x0
9908 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9909 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9910 // .. .. reg_phy_wr_data_slave_delay = 0x0
9911 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9912 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9914 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU
,0x000000E5U
),
9915 // .. .. reg_phy_wr_data_slave_ratio = 0xd9
9916 // .. .. ==> 0XF8006184[9:0] = 0x000000D9U
9917 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D9U
9918 // .. .. reg_phy_wr_data_slave_force = 0x0
9919 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9920 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9921 // .. .. reg_phy_wr_data_slave_delay = 0x0
9922 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9923 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9925 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU
,0x000000D9U
),
9926 // .. .. reg_phy_wr_data_slave_ratio = 0xea
9927 // .. .. ==> 0XF8006188[9:0] = 0x000000EAU
9928 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000EAU
9929 // .. .. reg_phy_wr_data_slave_force = 0x0
9930 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9931 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9932 // .. .. reg_phy_wr_data_slave_delay = 0x0
9933 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9934 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9936 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU
,0x000000EAU
),
9937 // .. .. reg_phy_loopback = 0x0
9938 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
9939 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9940 // .. .. reg_phy_bl2 = 0x0
9941 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
9942 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9943 // .. .. reg_phy_at_spd_atpg = 0x0
9944 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
9945 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9946 // .. .. reg_phy_bist_enable = 0x0
9947 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
9948 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9949 // .. .. reg_phy_bist_force_err = 0x0
9950 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
9951 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9952 // .. .. reg_phy_bist_mode = 0x0
9953 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
9954 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
9955 // .. .. reg_phy_invert_clkout = 0x1
9956 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
9957 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
9958 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
9959 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
9960 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9961 // .. .. reg_phy_sel_logic = 0x0
9962 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
9963 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
9964 // .. .. reg_phy_ctrl_slave_ratio = 0x100
9965 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
9966 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
9967 // .. .. reg_phy_ctrl_slave_force = 0x0
9968 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
9969 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
9970 // .. .. reg_phy_ctrl_slave_delay = 0x0
9971 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
9972 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
9973 // .. .. reg_phy_use_rank0_delays = 0x1
9974 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
9975 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
9976 // .. .. reg_phy_lpddr = 0x0
9977 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
9978 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
9979 // .. .. reg_phy_cmd_latency = 0x0
9980 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
9981 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
9982 // .. .. reg_phy_int_lpbk = 0x0
9983 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
9984 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
9986 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU
,0x10040080U
),
9987 // .. .. reg_phy_wr_rl_delay = 0x2
9988 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
9989 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
9990 // .. .. reg_phy_rd_rl_delay = 0x4
9991 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
9992 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
9993 // .. .. reg_phy_dll_lock_diff = 0xf
9994 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
9995 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
9996 // .. .. reg_phy_use_wr_level = 0x1
9997 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
9998 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
9999 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
10000 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
10001 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
10002 // .. .. reg_phy_use_rd_data_eye_level = 0x1
10003 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
10004 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
10005 // .. .. reg_phy_dis_calib_rst = 0x0
10006 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
10007 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10008 // .. .. reg_phy_ctrl_slave_delay = 0x0
10009 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
10010 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
10012 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU
,0x0001FC82U
),
10013 // .. .. reg_arb_page_addr_mask = 0x0
10014 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
10015 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
10017 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU
,0x00000000U
),
10018 // .. .. reg_arb_pri_wr_portn = 0x3ff
10019 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
10020 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10021 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10022 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
10023 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10024 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10025 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
10026 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10027 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10028 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
10029 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10030 // .. .. reg_arb_dis_rmw_portn = 0x1
10031 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
10032 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10034 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU
,0x000803FFU
),
10035 // .. .. reg_arb_pri_wr_portn = 0x3ff
10036 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
10037 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10038 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10039 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
10040 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10041 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10042 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
10043 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10044 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10045 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
10046 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10047 // .. .. reg_arb_dis_rmw_portn = 0x1
10048 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
10049 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10051 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU
,0x000803FFU
),
10052 // .. .. reg_arb_pri_wr_portn = 0x3ff
10053 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
10054 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10055 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10056 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
10057 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10058 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10059 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
10060 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10061 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10062 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
10063 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10064 // .. .. reg_arb_dis_rmw_portn = 0x1
10065 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
10066 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10068 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU
,0x000803FFU
),
10069 // .. .. reg_arb_pri_wr_portn = 0x3ff
10070 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
10071 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10072 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10073 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
10074 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10075 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10076 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
10077 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10078 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10079 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
10080 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10081 // .. .. reg_arb_dis_rmw_portn = 0x1
10082 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
10083 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10085 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU
,0x000803FFU
),
10086 // .. .. reg_arb_pri_rd_portn = 0x3ff
10087 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
10088 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10089 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10090 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
10091 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10092 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10093 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
10094 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10095 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10096 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10097 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10098 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10099 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10100 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10102 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU
,0x000003FFU
),
10103 // .. .. reg_arb_pri_rd_portn = 0x3ff
10104 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10105 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10106 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10107 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10108 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10109 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10110 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10111 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10112 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10113 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10114 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10115 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10116 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10117 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10119 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU
,0x000003FFU
),
10120 // .. .. reg_arb_pri_rd_portn = 0x3ff
10121 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10122 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10123 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10124 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10125 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10126 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10127 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10128 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10129 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10130 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10131 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10132 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10133 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10134 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10136 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU
,0x000003FFU
),
10137 // .. .. reg_arb_pri_rd_portn = 0x3ff
10138 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10139 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10140 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10141 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10142 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10143 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10144 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10145 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10146 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10147 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10148 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10149 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10150 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10151 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10153 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU
,0x000003FFU
),
10154 // .. .. reg_ddrc_lpddr2 = 0x0
10155 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10156 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10157 // .. .. reg_ddrc_per_bank_refresh = 0x0
10158 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10159 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
10160 // .. .. reg_ddrc_derate_enable = 0x0
10161 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10162 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10163 // .. .. reg_ddrc_mr4_margin = 0x0
10164 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10165 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
10167 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U
,0x00000000U
),
10168 // .. .. reg_ddrc_mr4_read_interval = 0x0
10169 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10170 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
10172 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU
,0x00000000U
),
10173 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10174 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10175 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
10176 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10177 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10178 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
10179 // .. .. reg_ddrc_t_mrw = 0x5
10180 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10181 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
10183 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU
,0x00005125U
),
10184 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10185 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10186 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
10187 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10188 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10189 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
10191 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU
,0x000012A8U
),
10192 // .. .. START: POLL ON DCI STATUS
10194 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10195 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
10197 EMIT_MASKPOLL(0XF8000B74, 0x00002000U
),
10198 // .. .. FINISH: POLL ON DCI STATUS
10199 // .. .. START: UNLOCK DDR
10200 // .. .. reg_ddrc_soft_rstb = 0x1
10201 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10202 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10203 // .. .. reg_ddrc_powerdown_en = 0x0
10204 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10205 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
10206 // .. .. reg_ddrc_data_bus_width = 0x0
10207 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10208 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
10209 // .. .. reg_ddrc_burst8_refresh = 0x0
10210 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10211 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
10212 // .. .. reg_ddrc_rdwr_idle_gap = 1
10213 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10214 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
10215 // .. .. reg_ddrc_dis_rd_bypass = 0x0
10216 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10217 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
10218 // .. .. reg_ddrc_dis_act_bypass = 0x0
10219 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10220 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
10221 // .. .. reg_ddrc_dis_auto_refresh = 0x0
10222 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10223 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10225 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000081U
),
10226 // .. .. FINISH: UNLOCK DDR
10227 // .. .. START: CHECK DDR STATUS
10228 // .. .. ddrc_reg_operating_mode = 1
10229 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10230 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
10232 EMIT_MASKPOLL(0XF8006054, 0x00000007U
),
10233 // .. .. FINISH: CHECK DDR STATUS
10234 // .. FINISH: DDR INITIALIZATION
10242 unsigned long ps7_mio_init_data_1_0
[] = {
10244 // .. START: SLCR SETTINGS
10245 // .. UNLOCK_KEY = 0XDF0D
10246 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10247 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
10249 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
10250 // .. FINISH: SLCR SETTINGS
10251 // .. START: OCM REMAPPING
10252 // .. VREF_EN = 0x1
10253 // .. ==> 0XF8000B00[0:0] = 0x00000001U
10254 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
10255 // .. VREF_PULLUP_EN = 0x0
10256 // .. ==> 0XF8000B00[1:1] = 0x00000000U
10257 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10258 // .. CLK_PULLUP_EN = 0x0
10259 // .. ==> 0XF8000B00[8:8] = 0x00000000U
10260 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10261 // .. SRSTN_PULLUP_EN = 0x0
10262 // .. ==> 0XF8000B00[9:9] = 0x00000000U
10263 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
10265 EMIT_MASKWRITE(0XF8000B00, 0x00000303U
,0x00000001U
),
10266 // .. FINISH: OCM REMAPPING
10267 // .. START: DDRIOB SETTINGS
10268 // .. INP_POWER = 0x0
10269 // .. ==> 0XF8000B40[0:0] = 0x00000000U
10270 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10271 // .. INP_TYPE = 0x0
10272 // .. ==> 0XF8000B40[2:1] = 0x00000000U
10273 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10274 // .. DCI_UPDATE = 0x0
10275 // .. ==> 0XF8000B40[3:3] = 0x00000000U
10276 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10277 // .. TERM_EN = 0x0
10278 // .. ==> 0XF8000B40[4:4] = 0x00000000U
10279 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10280 // .. DCR_TYPE = 0x0
10281 // .. ==> 0XF8000B40[6:5] = 0x00000000U
10282 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10283 // .. IBUF_DISABLE_MODE = 0x0
10284 // .. ==> 0XF8000B40[7:7] = 0x00000000U
10285 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10286 // .. TERM_DISABLE_MODE = 0x0
10287 // .. ==> 0XF8000B40[8:8] = 0x00000000U
10288 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10289 // .. OUTPUT_EN = 0x3
10290 // .. ==> 0XF8000B40[10:9] = 0x00000003U
10291 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10292 // .. PULLUP_EN = 0x0
10293 // .. ==> 0XF8000B40[11:11] = 0x00000000U
10294 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10296 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU
,0x00000600U
),
10297 // .. INP_POWER = 0x0
10298 // .. ==> 0XF8000B44[0:0] = 0x00000000U
10299 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10300 // .. INP_TYPE = 0x0
10301 // .. ==> 0XF8000B44[2:1] = 0x00000000U
10302 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10303 // .. DCI_UPDATE = 0x0
10304 // .. ==> 0XF8000B44[3:3] = 0x00000000U
10305 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10306 // .. TERM_EN = 0x0
10307 // .. ==> 0XF8000B44[4:4] = 0x00000000U
10308 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10309 // .. DCR_TYPE = 0x0
10310 // .. ==> 0XF8000B44[6:5] = 0x00000000U
10311 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10312 // .. IBUF_DISABLE_MODE = 0x0
10313 // .. ==> 0XF8000B44[7:7] = 0x00000000U
10314 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10315 // .. TERM_DISABLE_MODE = 0x0
10316 // .. ==> 0XF8000B44[8:8] = 0x00000000U
10317 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10318 // .. OUTPUT_EN = 0x3
10319 // .. ==> 0XF8000B44[10:9] = 0x00000003U
10320 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10321 // .. PULLUP_EN = 0x0
10322 // .. ==> 0XF8000B44[11:11] = 0x00000000U
10323 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10325 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU
,0x00000600U
),
10326 // .. INP_POWER = 0x0
10327 // .. ==> 0XF8000B48[0:0] = 0x00000000U
10328 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10329 // .. INP_TYPE = 0x1
10330 // .. ==> 0XF8000B48[2:1] = 0x00000001U
10331 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10332 // .. DCI_UPDATE = 0x0
10333 // .. ==> 0XF8000B48[3:3] = 0x00000000U
10334 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10335 // .. TERM_EN = 0x1
10336 // .. ==> 0XF8000B48[4:4] = 0x00000001U
10337 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10338 // .. DCR_TYPE = 0x3
10339 // .. ==> 0XF8000B48[6:5] = 0x00000003U
10340 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10341 // .. IBUF_DISABLE_MODE = 0
10342 // .. ==> 0XF8000B48[7:7] = 0x00000000U
10343 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10344 // .. TERM_DISABLE_MODE = 0
10345 // .. ==> 0XF8000B48[8:8] = 0x00000000U
10346 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10347 // .. OUTPUT_EN = 0x3
10348 // .. ==> 0XF8000B48[10:9] = 0x00000003U
10349 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10350 // .. PULLUP_EN = 0x0
10351 // .. ==> 0XF8000B48[11:11] = 0x00000000U
10352 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10354 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU
,0x00000672U
),
10355 // .. INP_POWER = 0x0
10356 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10357 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10358 // .. INP_TYPE = 0x1
10359 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10360 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10361 // .. DCI_UPDATE = 0x0
10362 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10363 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10364 // .. TERM_EN = 0x1
10365 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10366 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10367 // .. DCR_TYPE = 0x3
10368 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10369 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10370 // .. IBUF_DISABLE_MODE = 0
10371 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10372 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10373 // .. TERM_DISABLE_MODE = 0
10374 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10375 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10376 // .. OUTPUT_EN = 0x3
10377 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10378 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10379 // .. PULLUP_EN = 0x0
10380 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10381 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10383 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU
,0x00000672U
),
10384 // .. INP_POWER = 0x0
10385 // .. ==> 0XF8000B50[0:0] = 0x00000000U
10386 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10387 // .. INP_TYPE = 0x2
10388 // .. ==> 0XF8000B50[2:1] = 0x00000002U
10389 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10390 // .. DCI_UPDATE = 0x0
10391 // .. ==> 0XF8000B50[3:3] = 0x00000000U
10392 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10393 // .. TERM_EN = 0x1
10394 // .. ==> 0XF8000B50[4:4] = 0x00000001U
10395 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10396 // .. DCR_TYPE = 0x3
10397 // .. ==> 0XF8000B50[6:5] = 0x00000003U
10398 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10399 // .. IBUF_DISABLE_MODE = 0
10400 // .. ==> 0XF8000B50[7:7] = 0x00000000U
10401 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10402 // .. TERM_DISABLE_MODE = 0
10403 // .. ==> 0XF8000B50[8:8] = 0x00000000U
10404 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10405 // .. OUTPUT_EN = 0x3
10406 // .. ==> 0XF8000B50[10:9] = 0x00000003U
10407 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10408 // .. PULLUP_EN = 0x0
10409 // .. ==> 0XF8000B50[11:11] = 0x00000000U
10410 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10412 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU
,0x00000674U
),
10413 // .. INP_POWER = 0x0
10414 // .. ==> 0XF8000B54[0:0] = 0x00000000U
10415 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10416 // .. INP_TYPE = 0x2
10417 // .. ==> 0XF8000B54[2:1] = 0x00000002U
10418 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10419 // .. DCI_UPDATE = 0x0
10420 // .. ==> 0XF8000B54[3:3] = 0x00000000U
10421 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10422 // .. TERM_EN = 0x1
10423 // .. ==> 0XF8000B54[4:4] = 0x00000001U
10424 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10425 // .. DCR_TYPE = 0x3
10426 // .. ==> 0XF8000B54[6:5] = 0x00000003U
10427 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10428 // .. IBUF_DISABLE_MODE = 0
10429 // .. ==> 0XF8000B54[7:7] = 0x00000000U
10430 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10431 // .. TERM_DISABLE_MODE = 0
10432 // .. ==> 0XF8000B54[8:8] = 0x00000000U
10433 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10434 // .. OUTPUT_EN = 0x3
10435 // .. ==> 0XF8000B54[10:9] = 0x00000003U
10436 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10437 // .. PULLUP_EN = 0x0
10438 // .. ==> 0XF8000B54[11:11] = 0x00000000U
10439 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10441 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU
,0x00000674U
),
10442 // .. INP_POWER = 0x0
10443 // .. ==> 0XF8000B58[0:0] = 0x00000000U
10444 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10445 // .. INP_TYPE = 0x0
10446 // .. ==> 0XF8000B58[2:1] = 0x00000000U
10447 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10448 // .. DCI_UPDATE = 0x0
10449 // .. ==> 0XF8000B58[3:3] = 0x00000000U
10450 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10451 // .. TERM_EN = 0x0
10452 // .. ==> 0XF8000B58[4:4] = 0x00000000U
10453 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10454 // .. DCR_TYPE = 0x0
10455 // .. ==> 0XF8000B58[6:5] = 0x00000000U
10456 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10457 // .. IBUF_DISABLE_MODE = 0x0
10458 // .. ==> 0XF8000B58[7:7] = 0x00000000U
10459 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10460 // .. TERM_DISABLE_MODE = 0x0
10461 // .. ==> 0XF8000B58[8:8] = 0x00000000U
10462 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10463 // .. OUTPUT_EN = 0x3
10464 // .. ==> 0XF8000B58[10:9] = 0x00000003U
10465 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10466 // .. PULLUP_EN = 0x0
10467 // .. ==> 0XF8000B58[11:11] = 0x00000000U
10468 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10470 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU
,0x00000600U
),
10471 // .. DRIVE_P = 0x1c
10472 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10473 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10474 // .. DRIVE_N = 0xc
10475 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10476 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10478 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10479 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
10481 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10482 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
10484 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10485 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10487 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10488 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10490 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU
,0x0018C61CU
),
10491 // .. DRIVE_P = 0x1c
10492 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10493 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10494 // .. DRIVE_N = 0xc
10495 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10496 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10498 // .. ==> 0XF8000B60[18:14] = 0x00000006U
10499 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10500 // .. SLEW_N = 0x1f
10501 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10502 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10504 // .. ==> 0XF8000B60[26:24] = 0x00000000U
10505 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10507 // .. ==> 0XF8000B60[31:27] = 0x00000000U
10508 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10510 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU
,0x00F9861CU
),
10511 // .. DRIVE_P = 0x1c
10512 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10513 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10514 // .. DRIVE_N = 0xc
10515 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10516 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10518 // .. ==> 0XF8000B64[18:14] = 0x00000006U
10519 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10520 // .. SLEW_N = 0x1f
10521 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10522 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10524 // .. ==> 0XF8000B64[26:24] = 0x00000000U
10525 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10527 // .. ==> 0XF8000B64[31:27] = 0x00000000U
10528 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10530 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU
,0x00F9861CU
),
10531 // .. DRIVE_P = 0x1c
10532 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10533 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10534 // .. DRIVE_N = 0xc
10535 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10536 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10538 // .. ==> 0XF8000B68[18:14] = 0x00000006U
10539 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10540 // .. SLEW_N = 0x1f
10541 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10542 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10544 // .. ==> 0XF8000B68[26:24] = 0x00000000U
10545 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10547 // .. ==> 0XF8000B68[31:27] = 0x00000000U
10548 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10550 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU
,0x00F9861CU
),
10551 // .. VREF_INT_EN = 0x1
10552 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10553 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
10554 // .. VREF_SEL = 0x4
10555 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10556 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
10557 // .. VREF_EXT_EN = 0x0
10558 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10559 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10560 // .. VREF_PULLUP_EN = 0x0
10561 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10562 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
10563 // .. REFIO_EN = 0x1
10564 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10565 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
10566 // .. REFIO_PULLUP_EN = 0x0
10567 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10568 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10569 // .. DRST_B_PULLUP_EN = 0x0
10570 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10571 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10572 // .. CKE_PULLUP_EN = 0x0
10573 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10574 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
10576 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU
,0x00000209U
),
10577 // .. .. START: ASSERT RESET
10579 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10580 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10581 // .. .. VRN_OUT = 0x1
10582 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10583 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10585 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000021U
),
10586 // .. .. FINISH: ASSERT RESET
10587 // .. .. START: DEASSERT RESET
10589 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10590 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10591 // .. .. VRN_OUT = 0x1
10592 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10593 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10595 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000020U
),
10596 // .. .. FINISH: DEASSERT RESET
10597 // .. .. RESET = 0x1
10598 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10599 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10600 // .. .. ENABLE = 0x1
10601 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10602 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
10603 // .. .. VRP_TRI = 0x0
10604 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10605 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10606 // .. .. VRN_TRI = 0x0
10607 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10608 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
10609 // .. .. VRP_OUT = 0x0
10610 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10611 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
10612 // .. .. VRN_OUT = 0x1
10613 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10614 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10615 // .. .. NREF_OPT1 = 0x0
10616 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10617 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
10618 // .. .. NREF_OPT2 = 0x0
10619 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10620 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
10621 // .. .. NREF_OPT4 = 0x1
10622 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10623 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
10624 // .. .. PREF_OPT1 = 0x0
10625 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10626 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
10627 // .. .. PREF_OPT2 = 0x0
10628 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10629 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
10630 // .. .. UPDATE_CONTROL = 0x0
10631 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10632 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
10633 // .. .. INIT_COMPLETE = 0x0
10634 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10635 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
10636 // .. .. TST_CLK = 0x0
10637 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10638 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
10639 // .. .. TST_HLN = 0x0
10640 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10641 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
10642 // .. .. TST_HLP = 0x0
10643 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10644 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
10645 // .. .. TST_RST = 0x0
10646 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10647 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
10648 // .. .. INT_DCI_EN = 0x0
10649 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10650 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
10652 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU
,0x00000823U
),
10653 // .. FINISH: DDRIOB SETTINGS
10654 // .. START: MIO PROGRAMMING
10655 // .. TRI_ENABLE = 0
10656 // .. ==> 0XF8000700[0:0] = 0x00000000U
10657 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10659 // .. ==> 0XF8000700[1:1] = 0x00000001U
10660 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10662 // .. ==> 0XF8000700[2:2] = 0x00000000U
10663 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10665 // .. ==> 0XF8000700[4:3] = 0x00000000U
10666 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10668 // .. ==> 0XF8000700[7:5] = 0x00000000U
10669 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10671 // .. ==> 0XF8000700[8:8] = 0x00000000U
10672 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10674 // .. ==> 0XF8000700[11:9] = 0x00000001U
10675 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10677 // .. ==> 0XF8000700[12:12] = 0x00000001U
10678 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10679 // .. DisableRcvr = 0
10680 // .. ==> 0XF8000700[13:13] = 0x00000000U
10681 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10683 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU
,0x00001202U
),
10684 // .. TRI_ENABLE = 0
10685 // .. ==> 0XF8000704[0:0] = 0x00000000U
10686 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10688 // .. ==> 0XF8000704[1:1] = 0x00000001U
10689 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10691 // .. ==> 0XF8000704[2:2] = 0x00000000U
10692 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10694 // .. ==> 0XF8000704[4:3] = 0x00000000U
10695 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10697 // .. ==> 0XF8000704[7:5] = 0x00000000U
10698 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10700 // .. ==> 0XF8000704[8:8] = 0x00000000U
10701 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10703 // .. ==> 0XF8000704[11:9] = 0x00000001U
10704 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10706 // .. ==> 0XF8000704[12:12] = 0x00000001U
10707 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10708 // .. DisableRcvr = 0
10709 // .. ==> 0XF8000704[13:13] = 0x00000000U
10710 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10712 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU
,0x00001202U
),
10713 // .. TRI_ENABLE = 0
10714 // .. ==> 0XF8000708[0:0] = 0x00000000U
10715 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10717 // .. ==> 0XF8000708[1:1] = 0x00000001U
10718 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10720 // .. ==> 0XF8000708[2:2] = 0x00000000U
10721 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10723 // .. ==> 0XF8000708[4:3] = 0x00000000U
10724 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10726 // .. ==> 0XF8000708[7:5] = 0x00000000U
10727 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10729 // .. ==> 0XF8000708[8:8] = 0x00000000U
10730 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10732 // .. ==> 0XF8000708[11:9] = 0x00000001U
10733 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10735 // .. ==> 0XF8000708[12:12] = 0x00000000U
10736 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10737 // .. DisableRcvr = 0
10738 // .. ==> 0XF8000708[13:13] = 0x00000000U
10739 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10741 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU
,0x00000202U
),
10742 // .. TRI_ENABLE = 0
10743 // .. ==> 0XF800070C[0:0] = 0x00000000U
10744 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10746 // .. ==> 0XF800070C[1:1] = 0x00000001U
10747 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10749 // .. ==> 0XF800070C[2:2] = 0x00000000U
10750 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10752 // .. ==> 0XF800070C[4:3] = 0x00000000U
10753 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10755 // .. ==> 0XF800070C[7:5] = 0x00000000U
10756 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10758 // .. ==> 0XF800070C[8:8] = 0x00000000U
10759 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10761 // .. ==> 0XF800070C[11:9] = 0x00000001U
10762 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10764 // .. ==> 0XF800070C[12:12] = 0x00000000U
10765 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10766 // .. DisableRcvr = 0
10767 // .. ==> 0XF800070C[13:13] = 0x00000000U
10768 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10770 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU
,0x00000202U
),
10771 // .. TRI_ENABLE = 0
10772 // .. ==> 0XF8000710[0:0] = 0x00000000U
10773 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10775 // .. ==> 0XF8000710[1:1] = 0x00000001U
10776 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10778 // .. ==> 0XF8000710[2:2] = 0x00000000U
10779 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10781 // .. ==> 0XF8000710[4:3] = 0x00000000U
10782 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10784 // .. ==> 0XF8000710[7:5] = 0x00000000U
10785 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10787 // .. ==> 0XF8000710[8:8] = 0x00000000U
10788 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10790 // .. ==> 0XF8000710[11:9] = 0x00000001U
10791 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10793 // .. ==> 0XF8000710[12:12] = 0x00000000U
10794 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10795 // .. DisableRcvr = 0
10796 // .. ==> 0XF8000710[13:13] = 0x00000000U
10797 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10799 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU
,0x00000202U
),
10800 // .. TRI_ENABLE = 0
10801 // .. ==> 0XF8000714[0:0] = 0x00000000U
10802 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10804 // .. ==> 0XF8000714[1:1] = 0x00000001U
10805 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10807 // .. ==> 0XF8000714[2:2] = 0x00000000U
10808 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10810 // .. ==> 0XF8000714[4:3] = 0x00000000U
10811 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10813 // .. ==> 0XF8000714[7:5] = 0x00000000U
10814 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10816 // .. ==> 0XF8000714[8:8] = 0x00000000U
10817 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10819 // .. ==> 0XF8000714[11:9] = 0x00000001U
10820 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10822 // .. ==> 0XF8000714[12:12] = 0x00000000U
10823 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10824 // .. DisableRcvr = 0
10825 // .. ==> 0XF8000714[13:13] = 0x00000000U
10826 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10828 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU
,0x00000202U
),
10829 // .. TRI_ENABLE = 0
10830 // .. ==> 0XF8000718[0:0] = 0x00000000U
10831 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10833 // .. ==> 0XF8000718[1:1] = 0x00000001U
10834 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10836 // .. ==> 0XF8000718[2:2] = 0x00000000U
10837 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10839 // .. ==> 0XF8000718[4:3] = 0x00000000U
10840 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10842 // .. ==> 0XF8000718[7:5] = 0x00000000U
10843 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10845 // .. ==> 0XF8000718[8:8] = 0x00000000U
10846 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10848 // .. ==> 0XF8000718[11:9] = 0x00000001U
10849 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10851 // .. ==> 0XF8000718[12:12] = 0x00000000U
10852 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10853 // .. DisableRcvr = 0
10854 // .. ==> 0XF8000718[13:13] = 0x00000000U
10855 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10857 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU
,0x00000202U
),
10858 // .. TRI_ENABLE = 0
10859 // .. ==> 0XF800071C[0:0] = 0x00000000U
10860 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10862 // .. ==> 0XF800071C[1:1] = 0x00000000U
10863 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10865 // .. ==> 0XF800071C[2:2] = 0x00000000U
10866 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10868 // .. ==> 0XF800071C[4:3] = 0x00000000U
10869 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10871 // .. ==> 0XF800071C[7:5] = 0x00000000U
10872 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10874 // .. ==> 0XF800071C[8:8] = 0x00000000U
10875 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10877 // .. ==> 0XF800071C[11:9] = 0x00000001U
10878 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10880 // .. ==> 0XF800071C[12:12] = 0x00000000U
10881 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10882 // .. DisableRcvr = 0
10883 // .. ==> 0XF800071C[13:13] = 0x00000000U
10884 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10886 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU
,0x00000200U
),
10887 // .. TRI_ENABLE = 0
10888 // .. ==> 0XF8000720[0:0] = 0x00000000U
10889 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10891 // .. ==> 0XF8000720[1:1] = 0x00000001U
10892 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10894 // .. ==> 0XF8000720[2:2] = 0x00000000U
10895 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10897 // .. ==> 0XF8000720[4:3] = 0x00000000U
10898 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10900 // .. ==> 0XF8000720[7:5] = 0x00000000U
10901 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10903 // .. ==> 0XF8000720[8:8] = 0x00000000U
10904 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10906 // .. ==> 0XF8000720[11:9] = 0x00000001U
10907 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10909 // .. ==> 0XF8000720[12:12] = 0x00000000U
10910 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10911 // .. DisableRcvr = 0
10912 // .. ==> 0XF8000720[13:13] = 0x00000000U
10913 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10915 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU
,0x00000202U
),
10916 // .. TRI_ENABLE = 0
10917 // .. ==> 0XF8000724[0:0] = 0x00000000U
10918 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10920 // .. ==> 0XF8000724[1:1] = 0x00000001U
10921 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10923 // .. ==> 0XF8000724[2:2] = 0x00000000U
10924 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10926 // .. ==> 0XF8000724[4:3] = 0x00000000U
10927 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10929 // .. ==> 0XF8000724[7:5] = 0x00000000U
10930 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10932 // .. ==> 0XF8000724[8:8] = 0x00000000U
10933 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10935 // .. ==> 0XF8000724[11:9] = 0x00000001U
10936 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10938 // .. ==> 0XF8000724[12:12] = 0x00000001U
10939 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10940 // .. DisableRcvr = 0
10941 // .. ==> 0XF8000724[13:13] = 0x00000000U
10942 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10944 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU
,0x00001202U
),
10945 // .. TRI_ENABLE = 0
10946 // .. ==> 0XF8000728[0:0] = 0x00000000U
10947 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10949 // .. ==> 0XF8000728[1:1] = 0x00000001U
10950 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10952 // .. ==> 0XF8000728[2:2] = 0x00000000U
10953 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10955 // .. ==> 0XF8000728[4:3] = 0x00000000U
10956 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10958 // .. ==> 0XF8000728[7:5] = 0x00000000U
10959 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10961 // .. ==> 0XF8000728[8:8] = 0x00000000U
10962 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10964 // .. ==> 0XF8000728[11:9] = 0x00000001U
10965 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10967 // .. ==> 0XF8000728[12:12] = 0x00000001U
10968 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10969 // .. DisableRcvr = 0
10970 // .. ==> 0XF8000728[13:13] = 0x00000000U
10971 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10973 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU
,0x00001202U
),
10974 // .. TRI_ENABLE = 0
10975 // .. ==> 0XF800072C[0:0] = 0x00000000U
10976 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10978 // .. ==> 0XF800072C[1:1] = 0x00000001U
10979 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10981 // .. ==> 0XF800072C[2:2] = 0x00000000U
10982 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10984 // .. ==> 0XF800072C[4:3] = 0x00000000U
10985 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10987 // .. ==> 0XF800072C[7:5] = 0x00000000U
10988 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10990 // .. ==> 0XF800072C[8:8] = 0x00000000U
10991 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10993 // .. ==> 0XF800072C[11:9] = 0x00000001U
10994 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10996 // .. ==> 0XF800072C[12:12] = 0x00000001U
10997 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10998 // .. DisableRcvr = 0
10999 // .. ==> 0XF800072C[13:13] = 0x00000000U
11000 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11002 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU
,0x00001202U
),
11003 // .. TRI_ENABLE = 0
11004 // .. ==> 0XF8000730[0:0] = 0x00000000U
11005 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11007 // .. ==> 0XF8000730[1:1] = 0x00000001U
11008 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11010 // .. ==> 0XF8000730[2:2] = 0x00000000U
11011 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11013 // .. ==> 0XF8000730[4:3] = 0x00000000U
11014 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11016 // .. ==> 0XF8000730[7:5] = 0x00000000U
11017 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11019 // .. ==> 0XF8000730[8:8] = 0x00000000U
11020 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11022 // .. ==> 0XF8000730[11:9] = 0x00000001U
11023 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11025 // .. ==> 0XF8000730[12:12] = 0x00000001U
11026 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11027 // .. DisableRcvr = 0
11028 // .. ==> 0XF8000730[13:13] = 0x00000000U
11029 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11031 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU
,0x00001202U
),
11032 // .. TRI_ENABLE = 0
11033 // .. ==> 0XF8000734[0:0] = 0x00000000U
11034 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11036 // .. ==> 0XF8000734[1:1] = 0x00000001U
11037 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11039 // .. ==> 0XF8000734[2:2] = 0x00000000U
11040 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11042 // .. ==> 0XF8000734[4:3] = 0x00000000U
11043 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11045 // .. ==> 0XF8000734[7:5] = 0x00000000U
11046 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11048 // .. ==> 0XF8000734[8:8] = 0x00000000U
11049 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11051 // .. ==> 0XF8000734[11:9] = 0x00000001U
11052 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11054 // .. ==> 0XF8000734[12:12] = 0x00000001U
11055 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11056 // .. DisableRcvr = 0
11057 // .. ==> 0XF8000734[13:13] = 0x00000000U
11058 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11060 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU
,0x00001202U
),
11061 // .. TRI_ENABLE = 1
11062 // .. ==> 0XF8000738[0:0] = 0x00000001U
11063 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11065 // .. ==> 0XF8000738[8:8] = 0x00000000U
11066 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11068 // .. ==> 0XF8000738[11:9] = 0x00000001U
11069 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11071 // .. ==> 0XF8000738[12:12] = 0x00000001U
11072 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11073 // .. DisableRcvr = 0
11074 // .. ==> 0XF8000738[13:13] = 0x00000000U
11075 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11077 EMIT_MASKWRITE(0XF8000738, 0x00003F01U
,0x00001201U
),
11078 // .. TRI_ENABLE = 1
11079 // .. ==> 0XF800073C[0:0] = 0x00000001U
11080 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11082 // .. ==> 0XF800073C[8:8] = 0x00000000U
11083 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11085 // .. ==> 0XF800073C[11:9] = 0x00000001U
11086 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11088 // .. ==> 0XF800073C[12:12] = 0x00000001U
11089 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11090 // .. DisableRcvr = 0
11091 // .. ==> 0XF800073C[13:13] = 0x00000000U
11092 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11094 EMIT_MASKWRITE(0XF800073C, 0x00003F01U
,0x00001201U
),
11095 // .. TRI_ENABLE = 0
11096 // .. ==> 0XF8000740[0:0] = 0x00000000U
11097 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11099 // .. ==> 0XF8000740[1:1] = 0x00000001U
11100 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11102 // .. ==> 0XF8000740[2:2] = 0x00000000U
11103 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11105 // .. ==> 0XF8000740[4:3] = 0x00000000U
11106 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11108 // .. ==> 0XF8000740[7:5] = 0x00000000U
11109 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11111 // .. ==> 0XF8000740[8:8] = 0x00000000U
11112 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11114 // .. ==> 0XF8000740[11:9] = 0x00000004U
11115 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11117 // .. ==> 0XF8000740[12:12] = 0x00000000U
11118 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11119 // .. DisableRcvr = 1
11120 // .. ==> 0XF8000740[13:13] = 0x00000001U
11121 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11123 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU
,0x00002802U
),
11124 // .. TRI_ENABLE = 0
11125 // .. ==> 0XF8000744[0:0] = 0x00000000U
11126 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11128 // .. ==> 0XF8000744[1:1] = 0x00000001U
11129 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11131 // .. ==> 0XF8000744[2:2] = 0x00000000U
11132 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11134 // .. ==> 0XF8000744[4:3] = 0x00000000U
11135 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11137 // .. ==> 0XF8000744[7:5] = 0x00000000U
11138 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11140 // .. ==> 0XF8000744[8:8] = 0x00000000U
11141 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11143 // .. ==> 0XF8000744[11:9] = 0x00000004U
11144 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11146 // .. ==> 0XF8000744[12:12] = 0x00000000U
11147 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11148 // .. DisableRcvr = 1
11149 // .. ==> 0XF8000744[13:13] = 0x00000001U
11150 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11152 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU
,0x00002802U
),
11153 // .. TRI_ENABLE = 0
11154 // .. ==> 0XF8000748[0:0] = 0x00000000U
11155 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11157 // .. ==> 0XF8000748[1:1] = 0x00000001U
11158 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11160 // .. ==> 0XF8000748[2:2] = 0x00000000U
11161 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11163 // .. ==> 0XF8000748[4:3] = 0x00000000U
11164 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11166 // .. ==> 0XF8000748[7:5] = 0x00000000U
11167 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11169 // .. ==> 0XF8000748[8:8] = 0x00000000U
11170 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11172 // .. ==> 0XF8000748[11:9] = 0x00000004U
11173 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11175 // .. ==> 0XF8000748[12:12] = 0x00000000U
11176 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11177 // .. DisableRcvr = 1
11178 // .. ==> 0XF8000748[13:13] = 0x00000001U
11179 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11181 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU
,0x00002802U
),
11182 // .. TRI_ENABLE = 0
11183 // .. ==> 0XF800074C[0:0] = 0x00000000U
11184 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11186 // .. ==> 0XF800074C[1:1] = 0x00000001U
11187 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11189 // .. ==> 0XF800074C[2:2] = 0x00000000U
11190 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11192 // .. ==> 0XF800074C[4:3] = 0x00000000U
11193 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11195 // .. ==> 0XF800074C[7:5] = 0x00000000U
11196 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11198 // .. ==> 0XF800074C[8:8] = 0x00000000U
11199 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11201 // .. ==> 0XF800074C[11:9] = 0x00000004U
11202 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11204 // .. ==> 0XF800074C[12:12] = 0x00000000U
11205 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11206 // .. DisableRcvr = 1
11207 // .. ==> 0XF800074C[13:13] = 0x00000001U
11208 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11210 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU
,0x00002802U
),
11211 // .. TRI_ENABLE = 0
11212 // .. ==> 0XF8000750[0:0] = 0x00000000U
11213 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11215 // .. ==> 0XF8000750[1:1] = 0x00000001U
11216 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11218 // .. ==> 0XF8000750[2:2] = 0x00000000U
11219 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11221 // .. ==> 0XF8000750[4:3] = 0x00000000U
11222 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11224 // .. ==> 0XF8000750[7:5] = 0x00000000U
11225 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11227 // .. ==> 0XF8000750[8:8] = 0x00000000U
11228 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11230 // .. ==> 0XF8000750[11:9] = 0x00000004U
11231 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11233 // .. ==> 0XF8000750[12:12] = 0x00000000U
11234 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11235 // .. DisableRcvr = 1
11236 // .. ==> 0XF8000750[13:13] = 0x00000001U
11237 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11239 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU
,0x00002802U
),
11240 // .. TRI_ENABLE = 0
11241 // .. ==> 0XF8000754[0:0] = 0x00000000U
11242 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11244 // .. ==> 0XF8000754[1:1] = 0x00000001U
11245 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11247 // .. ==> 0XF8000754[2:2] = 0x00000000U
11248 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11250 // .. ==> 0XF8000754[4:3] = 0x00000000U
11251 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11253 // .. ==> 0XF8000754[7:5] = 0x00000000U
11254 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11256 // .. ==> 0XF8000754[8:8] = 0x00000000U
11257 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11259 // .. ==> 0XF8000754[11:9] = 0x00000004U
11260 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11262 // .. ==> 0XF8000754[12:12] = 0x00000000U
11263 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11264 // .. DisableRcvr = 1
11265 // .. ==> 0XF8000754[13:13] = 0x00000001U
11266 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11268 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU
,0x00002802U
),
11269 // .. TRI_ENABLE = 1
11270 // .. ==> 0XF8000758[0:0] = 0x00000001U
11271 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11273 // .. ==> 0XF8000758[1:1] = 0x00000001U
11274 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11276 // .. ==> 0XF8000758[2:2] = 0x00000000U
11277 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11279 // .. ==> 0XF8000758[4:3] = 0x00000000U
11280 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11282 // .. ==> 0XF8000758[7:5] = 0x00000000U
11283 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11285 // .. ==> 0XF8000758[8:8] = 0x00000000U
11286 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11288 // .. ==> 0XF8000758[11:9] = 0x00000004U
11289 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11291 // .. ==> 0XF8000758[12:12] = 0x00000000U
11292 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11293 // .. DisableRcvr = 0
11294 // .. ==> 0XF8000758[13:13] = 0x00000000U
11295 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11297 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU
,0x00000803U
),
11298 // .. TRI_ENABLE = 1
11299 // .. ==> 0XF800075C[0:0] = 0x00000001U
11300 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11302 // .. ==> 0XF800075C[1:1] = 0x00000001U
11303 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11305 // .. ==> 0XF800075C[2:2] = 0x00000000U
11306 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11308 // .. ==> 0XF800075C[4:3] = 0x00000000U
11309 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11311 // .. ==> 0XF800075C[7:5] = 0x00000000U
11312 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11314 // .. ==> 0XF800075C[8:8] = 0x00000000U
11315 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11317 // .. ==> 0XF800075C[11:9] = 0x00000004U
11318 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11320 // .. ==> 0XF800075C[12:12] = 0x00000000U
11321 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11322 // .. DisableRcvr = 0
11323 // .. ==> 0XF800075C[13:13] = 0x00000000U
11324 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11326 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU
,0x00000803U
),
11327 // .. TRI_ENABLE = 1
11328 // .. ==> 0XF8000760[0:0] = 0x00000001U
11329 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11331 // .. ==> 0XF8000760[1:1] = 0x00000001U
11332 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11334 // .. ==> 0XF8000760[2:2] = 0x00000000U
11335 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11337 // .. ==> 0XF8000760[4:3] = 0x00000000U
11338 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11340 // .. ==> 0XF8000760[7:5] = 0x00000000U
11341 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11343 // .. ==> 0XF8000760[8:8] = 0x00000000U
11344 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11346 // .. ==> 0XF8000760[11:9] = 0x00000004U
11347 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11349 // .. ==> 0XF8000760[12:12] = 0x00000000U
11350 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11351 // .. DisableRcvr = 0
11352 // .. ==> 0XF8000760[13:13] = 0x00000000U
11353 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11355 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU
,0x00000803U
),
11356 // .. TRI_ENABLE = 1
11357 // .. ==> 0XF8000764[0:0] = 0x00000001U
11358 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11360 // .. ==> 0XF8000764[1:1] = 0x00000001U
11361 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11363 // .. ==> 0XF8000764[2:2] = 0x00000000U
11364 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11366 // .. ==> 0XF8000764[4:3] = 0x00000000U
11367 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11369 // .. ==> 0XF8000764[7:5] = 0x00000000U
11370 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11372 // .. ==> 0XF8000764[8:8] = 0x00000000U
11373 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11375 // .. ==> 0XF8000764[11:9] = 0x00000004U
11376 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11378 // .. ==> 0XF8000764[12:12] = 0x00000000U
11379 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11380 // .. DisableRcvr = 0
11381 // .. ==> 0XF8000764[13:13] = 0x00000000U
11382 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11384 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU
,0x00000803U
),
11385 // .. TRI_ENABLE = 1
11386 // .. ==> 0XF8000768[0:0] = 0x00000001U
11387 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11389 // .. ==> 0XF8000768[1:1] = 0x00000001U
11390 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11392 // .. ==> 0XF8000768[2:2] = 0x00000000U
11393 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11395 // .. ==> 0XF8000768[4:3] = 0x00000000U
11396 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11398 // .. ==> 0XF8000768[7:5] = 0x00000000U
11399 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11401 // .. ==> 0XF8000768[8:8] = 0x00000000U
11402 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11404 // .. ==> 0XF8000768[11:9] = 0x00000004U
11405 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11407 // .. ==> 0XF8000768[12:12] = 0x00000000U
11408 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11409 // .. DisableRcvr = 0
11410 // .. ==> 0XF8000768[13:13] = 0x00000000U
11411 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11413 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU
,0x00000803U
),
11414 // .. TRI_ENABLE = 1
11415 // .. ==> 0XF800076C[0:0] = 0x00000001U
11416 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11418 // .. ==> 0XF800076C[1:1] = 0x00000001U
11419 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11421 // .. ==> 0XF800076C[2:2] = 0x00000000U
11422 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11424 // .. ==> 0XF800076C[4:3] = 0x00000000U
11425 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11427 // .. ==> 0XF800076C[7:5] = 0x00000000U
11428 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11430 // .. ==> 0XF800076C[8:8] = 0x00000000U
11431 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11433 // .. ==> 0XF800076C[11:9] = 0x00000004U
11434 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11436 // .. ==> 0XF800076C[12:12] = 0x00000000U
11437 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11438 // .. DisableRcvr = 0
11439 // .. ==> 0XF800076C[13:13] = 0x00000000U
11440 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11442 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU
,0x00000803U
),
11443 // .. TRI_ENABLE = 0
11444 // .. ==> 0XF8000770[0:0] = 0x00000000U
11445 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11447 // .. ==> 0XF8000770[1:1] = 0x00000000U
11448 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11450 // .. ==> 0XF8000770[2:2] = 0x00000001U
11451 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11453 // .. ==> 0XF8000770[4:3] = 0x00000000U
11454 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11456 // .. ==> 0XF8000770[7:5] = 0x00000000U
11457 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11459 // .. ==> 0XF8000770[8:8] = 0x00000000U
11460 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11462 // .. ==> 0XF8000770[11:9] = 0x00000001U
11463 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11465 // .. ==> 0XF8000770[12:12] = 0x00000000U
11466 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11467 // .. DisableRcvr = 0
11468 // .. ==> 0XF8000770[13:13] = 0x00000000U
11469 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11471 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU
,0x00000204U
),
11472 // .. TRI_ENABLE = 1
11473 // .. ==> 0XF8000774[0:0] = 0x00000001U
11474 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11476 // .. ==> 0XF8000774[1:1] = 0x00000000U
11477 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11479 // .. ==> 0XF8000774[2:2] = 0x00000001U
11480 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11482 // .. ==> 0XF8000774[4:3] = 0x00000000U
11483 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11485 // .. ==> 0XF8000774[7:5] = 0x00000000U
11486 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11488 // .. ==> 0XF8000774[8:8] = 0x00000000U
11489 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11491 // .. ==> 0XF8000774[11:9] = 0x00000001U
11492 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11494 // .. ==> 0XF8000774[12:12] = 0x00000000U
11495 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11496 // .. DisableRcvr = 0
11497 // .. ==> 0XF8000774[13:13] = 0x00000000U
11498 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11500 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU
,0x00000205U
),
11501 // .. TRI_ENABLE = 0
11502 // .. ==> 0XF8000778[0:0] = 0x00000000U
11503 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11505 // .. ==> 0XF8000778[1:1] = 0x00000000U
11506 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11508 // .. ==> 0XF8000778[2:2] = 0x00000001U
11509 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11511 // .. ==> 0XF8000778[4:3] = 0x00000000U
11512 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11514 // .. ==> 0XF8000778[7:5] = 0x00000000U
11515 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11517 // .. ==> 0XF8000778[8:8] = 0x00000000U
11518 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11520 // .. ==> 0XF8000778[11:9] = 0x00000001U
11521 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11523 // .. ==> 0XF8000778[12:12] = 0x00000000U
11524 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11525 // .. DisableRcvr = 0
11526 // .. ==> 0XF8000778[13:13] = 0x00000000U
11527 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11529 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU
,0x00000204U
),
11530 // .. TRI_ENABLE = 1
11531 // .. ==> 0XF800077C[0:0] = 0x00000001U
11532 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11534 // .. ==> 0XF800077C[1:1] = 0x00000000U
11535 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11537 // .. ==> 0XF800077C[2:2] = 0x00000001U
11538 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11540 // .. ==> 0XF800077C[4:3] = 0x00000000U
11541 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11543 // .. ==> 0XF800077C[7:5] = 0x00000000U
11544 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11546 // .. ==> 0XF800077C[8:8] = 0x00000000U
11547 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11549 // .. ==> 0XF800077C[11:9] = 0x00000001U
11550 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11552 // .. ==> 0XF800077C[12:12] = 0x00000000U
11553 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11554 // .. DisableRcvr = 0
11555 // .. ==> 0XF800077C[13:13] = 0x00000000U
11556 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11558 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU
,0x00000205U
),
11559 // .. TRI_ENABLE = 0
11560 // .. ==> 0XF8000780[0:0] = 0x00000000U
11561 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11563 // .. ==> 0XF8000780[1:1] = 0x00000000U
11564 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11566 // .. ==> 0XF8000780[2:2] = 0x00000001U
11567 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11569 // .. ==> 0XF8000780[4:3] = 0x00000000U
11570 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11572 // .. ==> 0XF8000780[7:5] = 0x00000000U
11573 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11575 // .. ==> 0XF8000780[8:8] = 0x00000000U
11576 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11578 // .. ==> 0XF8000780[11:9] = 0x00000001U
11579 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11581 // .. ==> 0XF8000780[12:12] = 0x00000000U
11582 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11583 // .. DisableRcvr = 0
11584 // .. ==> 0XF8000780[13:13] = 0x00000000U
11585 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11587 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU
,0x00000204U
),
11588 // .. TRI_ENABLE = 0
11589 // .. ==> 0XF8000784[0:0] = 0x00000000U
11590 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11592 // .. ==> 0XF8000784[1:1] = 0x00000000U
11593 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11595 // .. ==> 0XF8000784[2:2] = 0x00000001U
11596 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11598 // .. ==> 0XF8000784[4:3] = 0x00000000U
11599 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11601 // .. ==> 0XF8000784[7:5] = 0x00000000U
11602 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11604 // .. ==> 0XF8000784[8:8] = 0x00000000U
11605 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11607 // .. ==> 0XF8000784[11:9] = 0x00000001U
11608 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11610 // .. ==> 0XF8000784[12:12] = 0x00000000U
11611 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11612 // .. DisableRcvr = 0
11613 // .. ==> 0XF8000784[13:13] = 0x00000000U
11614 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11616 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU
,0x00000204U
),
11617 // .. TRI_ENABLE = 0
11618 // .. ==> 0XF8000788[0:0] = 0x00000000U
11619 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11621 // .. ==> 0XF8000788[1:1] = 0x00000000U
11622 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11624 // .. ==> 0XF8000788[2:2] = 0x00000001U
11625 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11627 // .. ==> 0XF8000788[4:3] = 0x00000000U
11628 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11630 // .. ==> 0XF8000788[7:5] = 0x00000000U
11631 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11633 // .. ==> 0XF8000788[8:8] = 0x00000000U
11634 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11636 // .. ==> 0XF8000788[11:9] = 0x00000001U
11637 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11639 // .. ==> 0XF8000788[12:12] = 0x00000000U
11640 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11641 // .. DisableRcvr = 0
11642 // .. ==> 0XF8000788[13:13] = 0x00000000U
11643 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11645 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU
,0x00000204U
),
11646 // .. TRI_ENABLE = 0
11647 // .. ==> 0XF800078C[0:0] = 0x00000000U
11648 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11650 // .. ==> 0XF800078C[1:1] = 0x00000000U
11651 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11653 // .. ==> 0XF800078C[2:2] = 0x00000001U
11654 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11656 // .. ==> 0XF800078C[4:3] = 0x00000000U
11657 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11659 // .. ==> 0XF800078C[7:5] = 0x00000000U
11660 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11662 // .. ==> 0XF800078C[8:8] = 0x00000000U
11663 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11665 // .. ==> 0XF800078C[11:9] = 0x00000001U
11666 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11668 // .. ==> 0XF800078C[12:12] = 0x00000000U
11669 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11670 // .. DisableRcvr = 0
11671 // .. ==> 0XF800078C[13:13] = 0x00000000U
11672 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11674 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU
,0x00000204U
),
11675 // .. TRI_ENABLE = 1
11676 // .. ==> 0XF8000790[0:0] = 0x00000001U
11677 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11679 // .. ==> 0XF8000790[1:1] = 0x00000000U
11680 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11682 // .. ==> 0XF8000790[2:2] = 0x00000001U
11683 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11685 // .. ==> 0XF8000790[4:3] = 0x00000000U
11686 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11688 // .. ==> 0XF8000790[7:5] = 0x00000000U
11689 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11691 // .. ==> 0XF8000790[8:8] = 0x00000000U
11692 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11694 // .. ==> 0XF8000790[11:9] = 0x00000001U
11695 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11697 // .. ==> 0XF8000790[12:12] = 0x00000000U
11698 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11699 // .. DisableRcvr = 0
11700 // .. ==> 0XF8000790[13:13] = 0x00000000U
11701 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11703 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU
,0x00000205U
),
11704 // .. TRI_ENABLE = 0
11705 // .. ==> 0XF8000794[0:0] = 0x00000000U
11706 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11708 // .. ==> 0XF8000794[1:1] = 0x00000000U
11709 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11711 // .. ==> 0XF8000794[2:2] = 0x00000001U
11712 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11714 // .. ==> 0XF8000794[4:3] = 0x00000000U
11715 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11717 // .. ==> 0XF8000794[7:5] = 0x00000000U
11718 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11720 // .. ==> 0XF8000794[8:8] = 0x00000000U
11721 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11723 // .. ==> 0XF8000794[11:9] = 0x00000001U
11724 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11726 // .. ==> 0XF8000794[12:12] = 0x00000000U
11727 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11728 // .. DisableRcvr = 0
11729 // .. ==> 0XF8000794[13:13] = 0x00000000U
11730 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11732 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU
,0x00000204U
),
11733 // .. TRI_ENABLE = 0
11734 // .. ==> 0XF8000798[0:0] = 0x00000000U
11735 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11737 // .. ==> 0XF8000798[1:1] = 0x00000000U
11738 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11740 // .. ==> 0XF8000798[2:2] = 0x00000001U
11741 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11743 // .. ==> 0XF8000798[4:3] = 0x00000000U
11744 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11746 // .. ==> 0XF8000798[7:5] = 0x00000000U
11747 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11749 // .. ==> 0XF8000798[8:8] = 0x00000000U
11750 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11752 // .. ==> 0XF8000798[11:9] = 0x00000001U
11753 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11755 // .. ==> 0XF8000798[12:12] = 0x00000000U
11756 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11757 // .. DisableRcvr = 0
11758 // .. ==> 0XF8000798[13:13] = 0x00000000U
11759 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11761 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU
,0x00000204U
),
11762 // .. TRI_ENABLE = 0
11763 // .. ==> 0XF800079C[0:0] = 0x00000000U
11764 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11766 // .. ==> 0XF800079C[1:1] = 0x00000000U
11767 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11769 // .. ==> 0XF800079C[2:2] = 0x00000001U
11770 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11772 // .. ==> 0XF800079C[4:3] = 0x00000000U
11773 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11775 // .. ==> 0XF800079C[7:5] = 0x00000000U
11776 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11778 // .. ==> 0XF800079C[8:8] = 0x00000000U
11779 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11781 // .. ==> 0XF800079C[11:9] = 0x00000001U
11782 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11784 // .. ==> 0XF800079C[12:12] = 0x00000000U
11785 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11786 // .. DisableRcvr = 0
11787 // .. ==> 0XF800079C[13:13] = 0x00000000U
11788 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11790 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU
,0x00000204U
),
11791 // .. TRI_ENABLE = 0
11792 // .. ==> 0XF80007A0[0:0] = 0x00000000U
11793 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11795 // .. ==> 0XF80007A0[1:1] = 0x00000000U
11796 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11798 // .. ==> 0XF80007A0[2:2] = 0x00000000U
11799 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11801 // .. ==> 0XF80007A0[4:3] = 0x00000000U
11802 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11804 // .. ==> 0XF80007A0[7:5] = 0x00000004U
11805 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11807 // .. ==> 0XF80007A0[8:8] = 0x00000000U
11808 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11810 // .. ==> 0XF80007A0[11:9] = 0x00000001U
11811 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11813 // .. ==> 0XF80007A0[12:12] = 0x00000000U
11814 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11815 // .. DisableRcvr = 0
11816 // .. ==> 0XF80007A0[13:13] = 0x00000000U
11817 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11819 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU
,0x00000280U
),
11820 // .. TRI_ENABLE = 0
11821 // .. ==> 0XF80007A4[0:0] = 0x00000000U
11822 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11824 // .. ==> 0XF80007A4[1:1] = 0x00000000U
11825 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11827 // .. ==> 0XF80007A4[2:2] = 0x00000000U
11828 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11830 // .. ==> 0XF80007A4[4:3] = 0x00000000U
11831 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11833 // .. ==> 0XF80007A4[7:5] = 0x00000004U
11834 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11836 // .. ==> 0XF80007A4[8:8] = 0x00000000U
11837 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11839 // .. ==> 0XF80007A4[11:9] = 0x00000001U
11840 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11842 // .. ==> 0XF80007A4[12:12] = 0x00000000U
11843 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11844 // .. DisableRcvr = 0
11845 // .. ==> 0XF80007A4[13:13] = 0x00000000U
11846 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11848 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU
,0x00000280U
),
11849 // .. TRI_ENABLE = 0
11850 // .. ==> 0XF80007A8[0:0] = 0x00000000U
11851 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11853 // .. ==> 0XF80007A8[1:1] = 0x00000000U
11854 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11856 // .. ==> 0XF80007A8[2:2] = 0x00000000U
11857 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11859 // .. ==> 0XF80007A8[4:3] = 0x00000000U
11860 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11862 // .. ==> 0XF80007A8[7:5] = 0x00000004U
11863 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11865 // .. ==> 0XF80007A8[8:8] = 0x00000000U
11866 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11868 // .. ==> 0XF80007A8[11:9] = 0x00000001U
11869 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11871 // .. ==> 0XF80007A8[12:12] = 0x00000000U
11872 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11873 // .. DisableRcvr = 0
11874 // .. ==> 0XF80007A8[13:13] = 0x00000000U
11875 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11877 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU
,0x00000280U
),
11878 // .. TRI_ENABLE = 0
11879 // .. ==> 0XF80007AC[0:0] = 0x00000000U
11880 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11882 // .. ==> 0XF80007AC[1:1] = 0x00000000U
11883 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11885 // .. ==> 0XF80007AC[2:2] = 0x00000000U
11886 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11888 // .. ==> 0XF80007AC[4:3] = 0x00000000U
11889 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11891 // .. ==> 0XF80007AC[7:5] = 0x00000004U
11892 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11894 // .. ==> 0XF80007AC[8:8] = 0x00000000U
11895 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11897 // .. ==> 0XF80007AC[11:9] = 0x00000001U
11898 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11900 // .. ==> 0XF80007AC[12:12] = 0x00000000U
11901 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11902 // .. DisableRcvr = 0
11903 // .. ==> 0XF80007AC[13:13] = 0x00000000U
11904 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11906 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU
,0x00000280U
),
11907 // .. TRI_ENABLE = 0
11908 // .. ==> 0XF80007B0[0:0] = 0x00000000U
11909 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11911 // .. ==> 0XF80007B0[1:1] = 0x00000000U
11912 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11914 // .. ==> 0XF80007B0[2:2] = 0x00000000U
11915 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11917 // .. ==> 0XF80007B0[4:3] = 0x00000000U
11918 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11920 // .. ==> 0XF80007B0[7:5] = 0x00000004U
11921 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11923 // .. ==> 0XF80007B0[8:8] = 0x00000000U
11924 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11926 // .. ==> 0XF80007B0[11:9] = 0x00000001U
11927 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11929 // .. ==> 0XF80007B0[12:12] = 0x00000000U
11930 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11931 // .. DisableRcvr = 0
11932 // .. ==> 0XF80007B0[13:13] = 0x00000000U
11933 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11935 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU
,0x00000280U
),
11936 // .. TRI_ENABLE = 0
11937 // .. ==> 0XF80007B4[0:0] = 0x00000000U
11938 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11940 // .. ==> 0XF80007B4[1:1] = 0x00000000U
11941 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11943 // .. ==> 0XF80007B4[2:2] = 0x00000000U
11944 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11946 // .. ==> 0XF80007B4[4:3] = 0x00000000U
11947 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11949 // .. ==> 0XF80007B4[7:5] = 0x00000004U
11950 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11952 // .. ==> 0XF80007B4[8:8] = 0x00000000U
11953 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11955 // .. ==> 0XF80007B4[11:9] = 0x00000001U
11956 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11958 // .. ==> 0XF80007B4[12:12] = 0x00000000U
11959 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11960 // .. DisableRcvr = 0
11961 // .. ==> 0XF80007B4[13:13] = 0x00000000U
11962 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11964 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU
,0x00000280U
),
11965 // .. TRI_ENABLE = 0
11966 // .. ==> 0XF80007B8[0:0] = 0x00000000U
11967 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11969 // .. ==> 0XF80007B8[1:1] = 0x00000000U
11970 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11972 // .. ==> 0XF80007B8[2:2] = 0x00000000U
11973 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11975 // .. ==> 0XF80007B8[4:3] = 0x00000000U
11976 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11978 // .. ==> 0XF80007B8[7:5] = 0x00000000U
11979 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11981 // .. ==> 0XF80007B8[8:8] = 0x00000000U
11982 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11984 // .. ==> 0XF80007B8[11:9] = 0x00000001U
11985 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11987 // .. ==> 0XF80007B8[12:12] = 0x00000001U
11988 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11989 // .. DisableRcvr = 0
11990 // .. ==> 0XF80007B8[13:13] = 0x00000000U
11991 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11993 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU
,0x00001200U
),
11994 // .. TRI_ENABLE = 0
11995 // .. ==> 0XF80007BC[0:0] = 0x00000000U
11996 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11998 // .. ==> 0XF80007BC[1:1] = 0x00000000U
11999 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12001 // .. ==> 0XF80007BC[2:2] = 0x00000000U
12002 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12004 // .. ==> 0XF80007BC[4:3] = 0x00000000U
12005 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12007 // .. ==> 0XF80007BC[7:5] = 0x00000000U
12008 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
12010 // .. ==> 0XF80007BC[8:8] = 0x00000000U
12011 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12013 // .. ==> 0XF80007BC[11:9] = 0x00000001U
12014 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12016 // .. ==> 0XF80007BC[12:12] = 0x00000001U
12017 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
12018 // .. DisableRcvr = 0
12019 // .. ==> 0XF80007BC[13:13] = 0x00000000U
12020 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12022 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU
,0x00001200U
),
12023 // .. TRI_ENABLE = 0
12024 // .. ==> 0XF80007C0[0:0] = 0x00000000U
12025 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12027 // .. ==> 0XF80007C0[1:1] = 0x00000000U
12028 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12030 // .. ==> 0XF80007C0[2:2] = 0x00000000U
12031 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12033 // .. ==> 0XF80007C0[4:3] = 0x00000000U
12034 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12036 // .. ==> 0XF80007C0[7:5] = 0x00000007U
12037 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
12039 // .. ==> 0XF80007C0[8:8] = 0x00000000U
12040 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12042 // .. ==> 0XF80007C0[11:9] = 0x00000001U
12043 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12045 // .. ==> 0XF80007C0[12:12] = 0x00000000U
12046 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12047 // .. DisableRcvr = 0
12048 // .. ==> 0XF80007C0[13:13] = 0x00000000U
12049 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12051 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU
,0x000002E0U
),
12052 // .. TRI_ENABLE = 1
12053 // .. ==> 0XF80007C4[0:0] = 0x00000001U
12054 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
12056 // .. ==> 0XF80007C4[1:1] = 0x00000000U
12057 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12059 // .. ==> 0XF80007C4[2:2] = 0x00000000U
12060 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12062 // .. ==> 0XF80007C4[4:3] = 0x00000000U
12063 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12065 // .. ==> 0XF80007C4[7:5] = 0x00000007U
12066 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
12068 // .. ==> 0XF80007C4[8:8] = 0x00000000U
12069 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12071 // .. ==> 0XF80007C4[11:9] = 0x00000001U
12072 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12074 // .. ==> 0XF80007C4[12:12] = 0x00000000U
12075 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12076 // .. DisableRcvr = 0
12077 // .. ==> 0XF80007C4[13:13] = 0x00000000U
12078 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12080 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU
,0x000002E1U
),
12081 // .. TRI_ENABLE = 0
12082 // .. ==> 0XF80007C8[0:0] = 0x00000000U
12083 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12085 // .. ==> 0XF80007C8[1:1] = 0x00000000U
12086 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12088 // .. ==> 0XF80007C8[2:2] = 0x00000000U
12089 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12091 // .. ==> 0XF80007C8[4:3] = 0x00000000U
12092 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12094 // .. ==> 0XF80007C8[7:5] = 0x00000002U
12095 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
12097 // .. ==> 0XF80007C8[8:8] = 0x00000000U
12098 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12100 // .. ==> 0XF80007C8[11:9] = 0x00000001U
12101 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12103 // .. ==> 0XF80007C8[12:12] = 0x00000001U
12104 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
12105 // .. DisableRcvr = 0
12106 // .. ==> 0XF80007C8[13:13] = 0x00000000U
12107 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12109 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU
,0x00001240U
),
12110 // .. TRI_ENABLE = 0
12111 // .. ==> 0XF80007CC[0:0] = 0x00000000U
12112 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12114 // .. ==> 0XF80007CC[1:1] = 0x00000000U
12115 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12117 // .. ==> 0XF80007CC[2:2] = 0x00000000U
12118 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12120 // .. ==> 0XF80007CC[4:3] = 0x00000000U
12121 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12123 // .. ==> 0XF80007CC[7:5] = 0x00000002U
12124 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
12126 // .. ==> 0XF80007CC[8:8] = 0x00000000U
12127 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12129 // .. ==> 0XF80007CC[11:9] = 0x00000001U
12130 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12132 // .. ==> 0XF80007CC[12:12] = 0x00000001U
12133 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
12134 // .. DisableRcvr = 0
12135 // .. ==> 0XF80007CC[13:13] = 0x00000000U
12136 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12138 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU
,0x00001240U
),
12139 // .. TRI_ENABLE = 0
12140 // .. ==> 0XF80007D0[0:0] = 0x00000000U
12141 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12143 // .. ==> 0XF80007D0[1:1] = 0x00000000U
12144 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12146 // .. ==> 0XF80007D0[2:2] = 0x00000000U
12147 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12149 // .. ==> 0XF80007D0[4:3] = 0x00000000U
12150 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12152 // .. ==> 0XF80007D0[7:5] = 0x00000004U
12153 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
12155 // .. ==> 0XF80007D0[8:8] = 0x00000000U
12156 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12158 // .. ==> 0XF80007D0[11:9] = 0x00000001U
12159 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12161 // .. ==> 0XF80007D0[12:12] = 0x00000000U
12162 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12163 // .. DisableRcvr = 0
12164 // .. ==> 0XF80007D0[13:13] = 0x00000000U
12165 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12167 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU
,0x00000280U
),
12168 // .. TRI_ENABLE = 0
12169 // .. ==> 0XF80007D4[0:0] = 0x00000000U
12170 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12172 // .. ==> 0XF80007D4[1:1] = 0x00000000U
12173 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12175 // .. ==> 0XF80007D4[2:2] = 0x00000000U
12176 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12178 // .. ==> 0XF80007D4[4:3] = 0x00000000U
12179 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12181 // .. ==> 0XF80007D4[7:5] = 0x00000004U
12182 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
12184 // .. ==> 0XF80007D4[8:8] = 0x00000000U
12185 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12187 // .. ==> 0XF80007D4[11:9] = 0x00000001U
12188 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12190 // .. ==> 0XF80007D4[12:12] = 0x00000000U
12191 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12192 // .. DisableRcvr = 0
12193 // .. ==> 0XF80007D4[13:13] = 0x00000000U
12194 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12196 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU
,0x00000280U
),
12197 // .. SDIO0_WP_SEL = 15
12198 // .. ==> 0XF8000830[5:0] = 0x0000000FU
12199 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU
12200 // .. SDIO0_CD_SEL = 14
12201 // .. ==> 0XF8000830[21:16] = 0x0000000EU
12202 // .. ==> MASK : 0x003F0000U VAL : 0x000E0000U
12204 EMIT_MASKWRITE(0XF8000830, 0x003F003FU
,0x000E000FU
),
12205 // .. FINISH: MIO PROGRAMMING
12206 // .. START: LOCK IT BACK
12207 // .. LOCK_KEY = 0X767B
12208 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12209 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12211 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
12212 // .. FINISH: LOCK IT BACK
12220 unsigned long ps7_peripherals_init_data_1_0
[] = {
12222 // .. START: SLCR SETTINGS
12223 // .. UNLOCK_KEY = 0XDF0D
12224 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12225 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
12227 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
12228 // .. FINISH: SLCR SETTINGS
12229 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12230 // .. IBUF_DISABLE_MODE = 0x1
12231 // .. ==> 0XF8000B48[7:7] = 0x00000001U
12232 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12233 // .. TERM_DISABLE_MODE = 0x1
12234 // .. ==> 0XF8000B48[8:8] = 0x00000001U
12235 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12237 EMIT_MASKWRITE(0XF8000B48, 0x00000180U
,0x00000180U
),
12238 // .. IBUF_DISABLE_MODE = 0x1
12239 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12240 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12241 // .. TERM_DISABLE_MODE = 0x1
12242 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12243 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12245 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U
,0x00000180U
),
12246 // .. IBUF_DISABLE_MODE = 0x1
12247 // .. ==> 0XF8000B50[7:7] = 0x00000001U
12248 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12249 // .. TERM_DISABLE_MODE = 0x1
12250 // .. ==> 0XF8000B50[8:8] = 0x00000001U
12251 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12253 EMIT_MASKWRITE(0XF8000B50, 0x00000180U
,0x00000180U
),
12254 // .. IBUF_DISABLE_MODE = 0x1
12255 // .. ==> 0XF8000B54[7:7] = 0x00000001U
12256 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12257 // .. TERM_DISABLE_MODE = 0x1
12258 // .. ==> 0XF8000B54[8:8] = 0x00000001U
12259 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12261 EMIT_MASKWRITE(0XF8000B54, 0x00000180U
,0x00000180U
),
12262 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12263 // .. START: LOCK IT BACK
12264 // .. LOCK_KEY = 0X767B
12265 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12266 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12268 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
12269 // .. FINISH: LOCK IT BACK
12270 // .. START: SRAM/NOR SET OPMODE
12271 // .. FINISH: SRAM/NOR SET OPMODE
12272 // .. START: UART REGISTERS
12274 // .. ==> 0XE0001034[7:0] = 0x00000006U
12275 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
12277 EMIT_MASKWRITE(0XE0001034, 0x000000FFU
,0x00000006U
),
12279 // .. ==> 0XE0001018[15:0] = 0x0000003EU
12280 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
12282 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU
,0x0000003EU
),
12284 // .. ==> 0XE0001000[8:8] = 0x00000000U
12285 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12287 // .. ==> 0XE0001000[7:7] = 0x00000000U
12288 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
12290 // .. ==> 0XE0001000[6:6] = 0x00000000U
12291 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
12293 // .. ==> 0XE0001000[5:5] = 0x00000000U
12294 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
12296 // .. ==> 0XE0001000[4:4] = 0x00000001U
12297 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
12299 // .. ==> 0XE0001000[3:3] = 0x00000000U
12300 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
12302 // .. ==> 0XE0001000[2:2] = 0x00000001U
12303 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
12305 // .. ==> 0XE0001000[1:1] = 0x00000001U
12306 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
12308 // .. ==> 0XE0001000[0:0] = 0x00000001U
12309 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
12311 EMIT_MASKWRITE(0XE0001000, 0x000001FFU
,0x00000017U
),
12313 // .. ==> 0XE0001004[11:11] = 0x00000000U
12314 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
12316 // .. ==> 0XE0001004[10:10] = 0x00000000U
12317 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
12319 // .. ==> 0XE0001004[9:8] = 0x00000000U
12320 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
12322 // .. ==> 0XE0001004[7:6] = 0x00000000U
12323 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
12325 // .. ==> 0XE0001004[5:3] = 0x00000004U
12326 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
12328 // .. ==> 0XE0001004[2:1] = 0x00000000U
12329 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
12331 // .. ==> 0XE0001004[0:0] = 0x00000000U
12332 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12334 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU
,0x00000020U
),
12335 // .. FINISH: UART REGISTERS
12336 // .. START: QSPI REGISTERS
12338 // .. ==> 0XE000D000[19:19] = 0x00000001U
12339 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
12341 EMIT_MASKWRITE(0XE000D000, 0x00080000U
,0x00080000U
),
12342 // .. FINISH: QSPI REGISTERS
12343 // .. START: PL POWER ON RESET REGISTERS
12344 // .. PCFG_POR_CNT_4K = 0
12345 // .. ==> 0XF8007000[29:29] = 0x00000000U
12346 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
12348 EMIT_MASKWRITE(0XF8007000, 0x20000000U
,0x00000000U
),
12349 // .. FINISH: PL POWER ON RESET REGISTERS
12350 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12351 // .. .. START: NAND SET CYCLE
12352 // .. .. FINISH: NAND SET CYCLE
12353 // .. .. START: OPMODE
12354 // .. .. FINISH: OPMODE
12355 // .. .. START: DIRECT COMMAND
12356 // .. .. FINISH: DIRECT COMMAND
12357 // .. .. START: SRAM/NOR CS0 SET CYCLE
12358 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12359 // .. .. START: DIRECT COMMAND
12360 // .. .. FINISH: DIRECT COMMAND
12361 // .. .. START: NOR CS0 BASE ADDRESS
12362 // .. .. FINISH: NOR CS0 BASE ADDRESS
12363 // .. .. START: SRAM/NOR CS1 SET CYCLE
12364 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12365 // .. .. START: DIRECT COMMAND
12366 // .. .. FINISH: DIRECT COMMAND
12367 // .. .. START: NOR CS1 BASE ADDRESS
12368 // .. .. FINISH: NOR CS1 BASE ADDRESS
12369 // .. .. START: USB RESET
12370 // .. .. .. START: USB0 RESET
12371 // .. .. .. .. START: DIR MODE BANK 0
12372 // .. .. .. .. DIRECTION_0 = 0x80
12373 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12374 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
12376 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU
,0x00000080U
),
12377 // .. .. .. .. FINISH: DIR MODE BANK 0
12378 // .. .. .. .. START: DIR MODE BANK 1
12379 // .. .. .. .. FINISH: DIR MODE BANK 1
12380 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12381 // .. .. .. .. MASK_0_LSW = 0xff7f
12382 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12383 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12384 // .. .. .. .. DATA_0_LSW = 0x80
12385 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12386 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12388 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
12389 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12390 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12391 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12392 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12393 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12394 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12395 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12396 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12397 // .. .. .. .. OP_ENABLE_0 = 0x80
12398 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12399 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
12401 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU
,0x00000080U
),
12402 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12403 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12404 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12405 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12406 // .. .. .. .. MASK_0_LSW = 0xff7f
12407 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12408 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12409 // .. .. .. .. DATA_0_LSW = 0x0
12410 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12411 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12413 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0000U
),
12414 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12415 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12416 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12417 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12418 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12419 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12420 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12421 // .. .. .. .. START: ADD 1 MS DELAY
12423 EMIT_MASKDELAY(0XF8F00200, 1),
12424 // .. .. .. .. FINISH: ADD 1 MS DELAY
12425 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12426 // .. .. .. .. MASK_0_LSW = 0xff7f
12427 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12428 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12429 // .. .. .. .. DATA_0_LSW = 0x80
12430 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12431 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12433 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
12434 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12435 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12436 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12437 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12438 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12439 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12440 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12441 // .. .. .. FINISH: USB0 RESET
12442 // .. .. .. START: USB1 RESET
12443 // .. .. .. .. START: DIR MODE BANK 0
12444 // .. .. .. .. FINISH: DIR MODE BANK 0
12445 // .. .. .. .. START: DIR MODE BANK 1
12446 // .. .. .. .. FINISH: DIR MODE BANK 1
12447 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12448 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12449 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12450 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12451 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12452 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12453 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12454 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12455 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12456 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12457 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12458 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12459 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12460 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12461 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12462 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12463 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12464 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12465 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12466 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12467 // .. .. .. .. START: ADD 1 MS DELAY
12469 EMIT_MASKDELAY(0XF8F00200, 1),
12470 // .. .. .. .. FINISH: ADD 1 MS DELAY
12471 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12472 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12473 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12474 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12475 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12476 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12477 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12478 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12479 // .. .. .. FINISH: USB1 RESET
12480 // .. .. FINISH: USB RESET
12481 // .. .. START: ENET RESET
12482 // .. .. .. START: ENET0 RESET
12483 // .. .. .. .. START: DIR MODE BANK 0
12484 // .. .. .. .. FINISH: DIR MODE BANK 0
12485 // .. .. .. .. START: DIR MODE BANK 1
12486 // .. .. .. .. DIRECTION_1 = 0x8000
12487 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00008000U
12488 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U
12490 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU
,0x00008000U
),
12491 // .. .. .. .. FINISH: DIR MODE BANK 1
12492 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12493 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12494 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12495 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12496 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12497 // .. .. .. .. MASK_1_LSW = 0x7fff
12498 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12499 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
12500 // .. .. .. .. DATA_1_LSW = 0x8000
12501 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
12502 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U
12504 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF8000U
),
12505 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12506 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12507 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12508 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12509 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12510 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12511 // .. .. .. .. OP_ENABLE_1 = 0x8000
12512 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00008000U
12513 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00008000U
12515 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU
,0x00008000U
),
12516 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12517 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12518 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12519 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12520 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12521 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12522 // .. .. .. .. MASK_1_LSW = 0x7fff
12523 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12524 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
12525 // .. .. .. .. DATA_1_LSW = 0x0
12526 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
12527 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12529 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF0000U
),
12530 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12531 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12532 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12533 // .. .. .. .. START: ADD 1 MS DELAY
12535 EMIT_MASKDELAY(0XF8F00200, 1),
12536 // .. .. .. .. FINISH: ADD 1 MS DELAY
12537 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12538 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12539 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12540 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12541 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12542 // .. .. .. .. MASK_1_LSW = 0x7fff
12543 // .. .. .. .. ==> 0XE000A008[31:16] = 0x00007FFFU
12544 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0x7FFF0000U
12545 // .. .. .. .. DATA_1_LSW = 0x8000
12546 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00008000U
12547 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00008000U
12549 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0x7FFF8000U
),
12550 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12551 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12552 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12553 // .. .. .. FINISH: ENET0 RESET
12554 // .. .. .. START: ENET1 RESET
12555 // .. .. .. .. START: DIR MODE BANK 0
12556 // .. .. .. .. FINISH: DIR MODE BANK 0
12557 // .. .. .. .. START: DIR MODE BANK 1
12558 // .. .. .. .. FINISH: DIR MODE BANK 1
12559 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12560 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12561 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12562 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12563 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12564 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12565 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12566 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12567 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12568 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12569 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12570 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12571 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12572 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12573 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12574 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12575 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12576 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12577 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12578 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12579 // .. .. .. .. START: ADD 1 MS DELAY
12581 EMIT_MASKDELAY(0XF8F00200, 1),
12582 // .. .. .. .. FINISH: ADD 1 MS DELAY
12583 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12584 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12585 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12586 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12587 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12588 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12589 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12590 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12591 // .. .. .. FINISH: ENET1 RESET
12592 // .. .. FINISH: ENET RESET
12593 // .. .. START: I2C RESET
12594 // .. .. .. START: I2C0 RESET
12595 // .. .. .. .. START: DIR MODE GPIO BANK0
12596 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12597 // .. .. .. .. START: DIR MODE GPIO BANK1
12598 // .. .. .. .. DIRECTION_1 = 0x4000
12599 // .. .. .. .. ==> 0XE000A244[21:0] = 0x00004000U
12600 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U
12602 EMIT_MASKWRITE(0XE000A244, 0x003FFFFFU
,0x00004000U
),
12603 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12604 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12605 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12606 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12607 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12608 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12609 // .. .. .. .. MASK_1_LSW = 0xbfff
12610 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12611 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
12612 // .. .. .. .. DATA_1_LSW = 0x4000
12613 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
12614 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U
12616 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF4000U
),
12617 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12618 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12619 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12620 // .. .. .. .. START: OUTPUT ENABLE
12621 // .. .. .. .. FINISH: OUTPUT ENABLE
12622 // .. .. .. .. START: OUTPUT ENABLE
12623 // .. .. .. .. OP_ENABLE_1 = 0x4000
12624 // .. .. .. .. ==> 0XE000A248[21:0] = 0x00004000U
12625 // .. .. .. .. ==> MASK : 0x003FFFFFU VAL : 0x00004000U
12627 EMIT_MASKWRITE(0XE000A248, 0x003FFFFFU
,0x00004000U
),
12628 // .. .. .. .. FINISH: OUTPUT ENABLE
12629 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12630 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12631 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12632 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12633 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12634 // .. .. .. .. MASK_1_LSW = 0xbfff
12635 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12636 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
12637 // .. .. .. .. DATA_1_LSW = 0x0
12638 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00000000U
12639 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12641 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF0000U
),
12642 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12643 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12644 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12645 // .. .. .. .. START: ADD 1 MS DELAY
12647 EMIT_MASKDELAY(0XF8F00200, 1),
12648 // .. .. .. .. FINISH: ADD 1 MS DELAY
12649 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12650 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12651 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12652 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12653 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12654 // .. .. .. .. MASK_1_LSW = 0xbfff
12655 // .. .. .. .. ==> 0XE000A008[31:16] = 0x0000BFFFU
12656 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xBFFF0000U
12657 // .. .. .. .. DATA_1_LSW = 0x4000
12658 // .. .. .. .. ==> 0XE000A008[15:0] = 0x00004000U
12659 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00004000U
12661 EMIT_MASKWRITE(0XE000A008, 0xFFFFFFFFU
,0xBFFF4000U
),
12662 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12663 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12664 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12665 // .. .. .. FINISH: I2C0 RESET
12666 // .. .. .. START: I2C1 RESET
12667 // .. .. .. .. START: DIR MODE GPIO BANK0
12668 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12669 // .. .. .. .. START: DIR MODE GPIO BANK1
12670 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12671 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12672 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12673 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12674 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12675 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12676 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12677 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12678 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12679 // .. .. .. .. START: OUTPUT ENABLE
12680 // .. .. .. .. FINISH: OUTPUT ENABLE
12681 // .. .. .. .. START: OUTPUT ENABLE
12682 // .. .. .. .. FINISH: OUTPUT ENABLE
12683 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12684 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12685 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12686 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12687 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12688 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12689 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12690 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12691 // .. .. .. .. START: ADD 1 MS DELAY
12693 EMIT_MASKDELAY(0XF8F00200, 1),
12694 // .. .. .. .. FINISH: ADD 1 MS DELAY
12695 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12696 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12697 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12698 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12699 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12700 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12701 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12702 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12703 // .. .. .. FINISH: I2C1 RESET
12704 // .. .. FINISH: I2C RESET
12705 // .. .. START: NOR CHIP SELECT
12706 // .. .. .. START: DIR MODE BANK 0
12707 // .. .. .. FINISH: DIR MODE BANK 0
12708 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12709 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12710 // .. .. .. START: OUTPUT ENABLE BANK 0
12711 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12712 // .. .. FINISH: NOR CHIP SELECT
12713 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12721 unsigned long ps7_post_config_1_0
[] = {
12723 // .. START: SLCR SETTINGS
12724 // .. UNLOCK_KEY = 0XDF0D
12725 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12726 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
12728 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
12729 // .. FINISH: SLCR SETTINGS
12730 // .. START: ENABLING LEVEL SHIFTER
12731 // .. USER_INP_ICT_EN_0 = 3
12732 // .. ==> 0XF8000900[1:0] = 0x00000003U
12733 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
12734 // .. USER_INP_ICT_EN_1 = 3
12735 // .. ==> 0XF8000900[3:2] = 0x00000003U
12736 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
12738 EMIT_MASKWRITE(0XF8000900, 0x0000000FU
,0x0000000FU
),
12739 // .. FINISH: ENABLING LEVEL SHIFTER
12740 // .. START: FPGA RESETS TO 0
12741 // .. reserved_3 = 0
12742 // .. ==> 0XF8000240[31:25] = 0x00000000U
12743 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
12744 // .. FPGA_ACP_RST = 0
12745 // .. ==> 0XF8000240[24:24] = 0x00000000U
12746 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
12747 // .. FPGA_AXDS3_RST = 0
12748 // .. ==> 0XF8000240[23:23] = 0x00000000U
12749 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
12750 // .. FPGA_AXDS2_RST = 0
12751 // .. ==> 0XF8000240[22:22] = 0x00000000U
12752 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
12753 // .. FPGA_AXDS1_RST = 0
12754 // .. ==> 0XF8000240[21:21] = 0x00000000U
12755 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
12756 // .. FPGA_AXDS0_RST = 0
12757 // .. ==> 0XF8000240[20:20] = 0x00000000U
12758 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
12759 // .. reserved_2 = 0
12760 // .. ==> 0XF8000240[19:18] = 0x00000000U
12761 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
12762 // .. FSSW1_FPGA_RST = 0
12763 // .. ==> 0XF8000240[17:17] = 0x00000000U
12764 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
12765 // .. FSSW0_FPGA_RST = 0
12766 // .. ==> 0XF8000240[16:16] = 0x00000000U
12767 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
12768 // .. reserved_1 = 0
12769 // .. ==> 0XF8000240[15:14] = 0x00000000U
12770 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
12771 // .. FPGA_FMSW1_RST = 0
12772 // .. ==> 0XF8000240[13:13] = 0x00000000U
12773 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12774 // .. FPGA_FMSW0_RST = 0
12775 // .. ==> 0XF8000240[12:12] = 0x00000000U
12776 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12777 // .. FPGA_DMA3_RST = 0
12778 // .. ==> 0XF8000240[11:11] = 0x00000000U
12779 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
12780 // .. FPGA_DMA2_RST = 0
12781 // .. ==> 0XF8000240[10:10] = 0x00000000U
12782 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
12783 // .. FPGA_DMA1_RST = 0
12784 // .. ==> 0XF8000240[9:9] = 0x00000000U
12785 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
12786 // .. FPGA_DMA0_RST = 0
12787 // .. ==> 0XF8000240[8:8] = 0x00000000U
12788 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12790 // .. ==> 0XF8000240[7:4] = 0x00000000U
12791 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
12792 // .. FPGA3_OUT_RST = 0
12793 // .. ==> 0XF8000240[3:3] = 0x00000000U
12794 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
12795 // .. FPGA2_OUT_RST = 0
12796 // .. ==> 0XF8000240[2:2] = 0x00000000U
12797 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12798 // .. FPGA1_OUT_RST = 0
12799 // .. ==> 0XF8000240[1:1] = 0x00000000U
12800 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12801 // .. FPGA0_OUT_RST = 0
12802 // .. ==> 0XF8000240[0:0] = 0x00000000U
12803 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12805 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU
,0x00000000U
),
12806 // .. FINISH: FPGA RESETS TO 0
12807 // .. START: AFI REGISTERS
12808 // .. .. START: AFI0 REGISTERS
12809 // .. .. FINISH: AFI0 REGISTERS
12810 // .. .. START: AFI1 REGISTERS
12811 // .. .. FINISH: AFI1 REGISTERS
12812 // .. .. START: AFI2 REGISTERS
12813 // .. .. FINISH: AFI2 REGISTERS
12814 // .. .. START: AFI3 REGISTERS
12815 // .. .. FINISH: AFI3 REGISTERS
12816 // .. FINISH: AFI REGISTERS
12817 // .. START: LOCK IT BACK
12818 // .. LOCK_KEY = 0X767B
12819 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12820 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12822 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
12823 // .. FINISH: LOCK IT BACK
12833 #include "xil_io.h"
12835 unsigned long *ps7_mio_init_data
= ps7_mio_init_data_3_0
;
12836 unsigned long *ps7_pll_init_data
= ps7_pll_init_data_3_0
;
12837 unsigned long *ps7_clock_init_data
= ps7_clock_init_data_3_0
;
12838 unsigned long *ps7_ddr_init_data
= ps7_ddr_init_data_3_0
;
12839 unsigned long *ps7_peripherals_init_data
= ps7_peripherals_init_data_3_0
;
12844 // Get the PS_VERSION on run time
12845 unsigned long si_ver
= ps7GetSiliconVersion ();
12847 if (si_ver
== PCW_SILICON_VERSION_1
) {
12848 ret
= ps7_config (ps7_post_config_1_0
);
12849 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12850 } else if (si_ver
== PCW_SILICON_VERSION_2
) {
12851 ret
= ps7_config (ps7_post_config_2_0
);
12852 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12854 ret
= ps7_config (ps7_post_config_3_0
);
12855 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12857 return PS7_INIT_SUCCESS
;
12863 // Get the PS_VERSION on run time
12864 unsigned long si_ver
= ps7GetSiliconVersion ();
12868 if (si_ver
== PCW_SILICON_VERSION_1
) {
12869 ps7_mio_init_data
= ps7_mio_init_data_1_0
;
12870 ps7_pll_init_data
= ps7_pll_init_data_1_0
;
12871 ps7_clock_init_data
= ps7_clock_init_data_1_0
;
12872 ps7_ddr_init_data
= ps7_ddr_init_data_1_0
;
12873 ps7_peripherals_init_data
= ps7_peripherals_init_data_1_0
;
12876 } else if (si_ver
== PCW_SILICON_VERSION_2
) {
12877 ps7_mio_init_data
= ps7_mio_init_data_2_0
;
12878 ps7_pll_init_data
= ps7_pll_init_data_2_0
;
12879 ps7_clock_init_data
= ps7_clock_init_data_2_0
;
12880 ps7_ddr_init_data
= ps7_ddr_init_data_2_0
;
12881 ps7_peripherals_init_data
= ps7_peripherals_init_data_2_0
;
12885 ps7_mio_init_data
= ps7_mio_init_data_3_0
;
12886 ps7_pll_init_data
= ps7_pll_init_data_3_0
;
12887 ps7_clock_init_data
= ps7_clock_init_data_3_0
;
12888 ps7_ddr_init_data
= ps7_ddr_init_data_3_0
;
12889 ps7_peripherals_init_data
= ps7_peripherals_init_data_3_0
;
12894 ret
= ps7_config (ps7_mio_init_data
);
12895 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12898 ret
= ps7_config (ps7_pll_init_data
);
12899 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12902 ret
= ps7_config (ps7_clock_init_data
);
12903 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12906 ret
= ps7_config (ps7_ddr_init_data
);
12907 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12911 // Peripherals init
12912 ret
= ps7_config (ps7_peripherals_init_data
);
12913 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12914 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
12915 return PS7_INIT_SUCCESS
;
projects / people / ms / u-boot.git / blob