[thirdparty/u-boot.git] / arch / m68k / cpu / mcf5445x / cpu_init.c

// SPDX-License-Identifier: GPL-2.0+
/*
 *
 * (C) Copyright 2000-2003
 * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
 *
 * (C) Copyright 2004-2007, 2012 Freescale Semiconductor, Inc.
 * TsiChung Liew (Tsi-Chung.Liew@freescale.com)
 */

#include <common.h>
#include <watchdog.h>
#include <asm/immap.h>
#include <asm/processor.h>
#include <asm/rtc.h>
#include <asm/io.h>
#include <linux/compiler.h>

#if defined(CONFIG_CMD_NET)
#include <config.h>
#include <net.h>
#include <asm/fec.h>
#endif

void init_fbcs(void)
{
	fbcs_t *fbcs __maybe_unused = (fbcs_t *) MMAP_FBCS;

#if !defined(CONFIG_SERIAL_BOOT)
#if (defined(CONFIG_SYS_CS0_BASE) && defined(CONFIG_SYS_CS0_MASK) && defined(CONFIG_SYS_CS0_CTRL))
	out_be32(&fbcs->csar0, CONFIG_SYS_CS0_BASE);
	out_be32(&fbcs->cscr0, CONFIG_SYS_CS0_CTRL);
	out_be32(&fbcs->csmr0, CONFIG_SYS_CS0_MASK);
#endif
#endif

#if (defined(CONFIG_SYS_CS1_BASE) && defined(CONFIG_SYS_CS1_MASK) && defined(CONFIG_SYS_CS1_CTRL))
	/* Latch chipselect */
	out_be32(&fbcs->csar1, CONFIG_SYS_CS1_BASE);
	out_be32(&fbcs->cscr1, CONFIG_SYS_CS1_CTRL);
	out_be32(&fbcs->csmr1, CONFIG_SYS_CS1_MASK);
#endif

#if (defined(CONFIG_SYS_CS2_BASE) && defined(CONFIG_SYS_CS2_MASK) && defined(CONFIG_SYS_CS2_CTRL))
	out_be32(&fbcs->csar2, CONFIG_SYS_CS2_BASE);
	out_be32(&fbcs->cscr2, CONFIG_SYS_CS2_CTRL);
	out_be32(&fbcs->csmr2, CONFIG_SYS_CS2_MASK);
#endif

#if (defined(CONFIG_SYS_CS3_BASE) && defined(CONFIG_SYS_CS3_MASK) && defined(CONFIG_SYS_CS3_CTRL))
	out_be32(&fbcs->csar3, CONFIG_SYS_CS3_BASE);
	out_be32(&fbcs->cscr3, CONFIG_SYS_CS3_CTRL);
	out_be32(&fbcs->csmr3, CONFIG_SYS_CS3_MASK);
#endif

#if (defined(CONFIG_SYS_CS4_BASE) && defined(CONFIG_SYS_CS4_MASK) && defined(CONFIG_SYS_CS4_CTRL))
	out_be32(&fbcs->csar4, CONFIG_SYS_CS4_BASE);
	out_be32(&fbcs->cscr4, CONFIG_SYS_CS4_CTRL);
	out_be32(&fbcs->csmr4, CONFIG_SYS_CS4_MASK);
#endif

#if (defined(CONFIG_SYS_CS5_BASE) && defined(CONFIG_SYS_CS5_MASK) && defined(CONFIG_SYS_CS5_CTRL))
	out_be32(&fbcs->csar5, CONFIG_SYS_CS5_BASE);
	out_be32(&fbcs->cscr5, CONFIG_SYS_CS5_CTRL);
	out_be32(&fbcs->csmr5, CONFIG_SYS_CS5_MASK);
#endif
}

/*
 * Breath some life into the CPU...
 *
 * Set up the memory map,
 * initialize a bunch of registers,
 * initialize the UPM's
 */
void cpu_init_f(void)
{
	gpio_t *gpio = (gpio_t *) MMAP_GPIO;

#ifdef CONFIG_MCF5441x
	scm_t *scm = (scm_t *) MMAP_SCM;
	pm_t *pm = (pm_t *) MMAP_PM;

	/* Disable Switch */
	*(unsigned long *)(MMAP_L2_SW0 + 0x00000024) = 0;

	/* Disable core watchdog */
	out_be16(&scm->cwcr, 0);
	out_8(&gpio->par_fbctl,
		GPIO_PAR_FBCTL_ALE_FB_ALE | GPIO_PAR_FBCTL_OE_FB_OE |
		GPIO_PAR_FBCTL_FBCLK | GPIO_PAR_FBCTL_RW |
		GPIO_PAR_FBCTL_TA_TA);
	out_8(&gpio->par_be,
		GPIO_PAR_BE_BE3_BE3 | GPIO_PAR_BE_BE2_BE2 |
		GPIO_PAR_BE_BE1_BE1 | GPIO_PAR_BE_BE0_BE0);

	/* eDMA */
	out_8(&pm->pmcr0, 17);

	/* INTR0 - INTR2 */
	out_8(&pm->pmcr0, 18);
	out_8(&pm->pmcr0, 19);
	out_8(&pm->pmcr0, 20);

	/* I2C */
	out_8(&pm->pmcr0, 22);
	out_8(&pm->pmcr1, 4);
	out_8(&pm->pmcr1, 7);

	/* DTMR0 - DTMR3*/
	out_8(&pm->pmcr0, 28);
	out_8(&pm->pmcr0, 29);
	out_8(&pm->pmcr0, 30);
	out_8(&pm->pmcr0, 31);

	/* PIT0 - PIT3 */
	out_8(&pm->pmcr0, 32);
	out_8(&pm->pmcr0, 33);
	out_8(&pm->pmcr0, 34);
	out_8(&pm->pmcr0, 35);

	/* Edge Port */
	out_8(&pm->pmcr0, 36);
	out_8(&pm->pmcr0, 37);

	/* USB OTG */
	out_8(&pm->pmcr0, 44);
	/* USB Host */
	out_8(&pm->pmcr0, 45);

	/* ESDHC */
	out_8(&pm->pmcr0, 51);

	/* ENET0 - ENET1 */
	out_8(&pm->pmcr0, 53);
	out_8(&pm->pmcr0, 54);

	/* NAND */
	out_8(&pm->pmcr0, 63);

#ifdef CONFIG_SYS_I2C_0
	out_8(&gpio->par_cani2c, 0xF0);
	/* I2C0 pull up */
	out_be16(&gpio->pcr_b, 0x003C);
	/* I2C0 max speed */
	out_8(&gpio->srcr_cani2c, 0x03);
#endif
#ifdef CONFIG_SYS_I2C_2
	/* I2C2 */
	out_8(&gpio->par_ssi0h, 0xA0);
	/* I2C2, UART7 */
	out_8(&gpio->par_ssi0h, 0xA8);
	/* UART7 */
	out_8(&gpio->par_ssi0l, 0x2);
	/* UART8, UART9 */
	out_8(&gpio->par_cani2c, 0xAA);
	/* UART4, UART0 */
	out_8(&gpio->par_uart0, 0xAF);
	/* UART5, UART1 */
	out_8(&gpio->par_uart1, 0xAF);
	/* UART6, UART2 */
	out_8(&gpio->par_uart2, 0xAF);
	/* I2C2 pull up */
	out_be16(&gpio->pcr_h, 0xF000);
#endif
#ifdef CONFIG_SYS_I2C_5
	/* I2C5 */
	out_8(&gpio->par_uart1, 0x0A);
	/* I2C5 pull up */
	out_be16(&gpio->pcr_e, 0x0003);
	out_be16(&gpio->pcr_f, 0xC000);
#endif

	/* Lowest slew rate for UART0,1,2 */
	out_8(&gpio->srcr_uart, 0x00);
#endif		/* CONFIG_MCF5441x */

#ifdef CONFIG_MCF5445x
	scm1_t *scm1 = (scm1_t *) MMAP_SCM1;

	out_be32(&scm1->mpr, 0x77777777);
	out_be32(&scm1->pacra, 0);
	out_be32(&scm1->pacrb, 0);
	out_be32(&scm1->pacrc, 0);
	out_be32(&scm1->pacrd, 0);
	out_be32(&scm1->pacre, 0);
	out_be32(&scm1->pacrf, 0);
	out_be32(&scm1->pacrg, 0);

	/* FlexBus */
	out_8(&gpio->par_be,
		GPIO_PAR_BE_BE3_BE3 | GPIO_PAR_BE_BE2_BE2 |
		GPIO_PAR_BE_BE1_BE1 | GPIO_PAR_BE_BE0_BE0);
	out_8(&gpio->par_fbctl,
		GPIO_PAR_FBCTL_OE | GPIO_PAR_FBCTL_TA_TA |
		GPIO_PAR_FBCTL_RW_RW | GPIO_PAR_FBCTL_TS_TS);

#ifdef CONFIG_SYS_FSL_I2C
	out_be16(&gpio->par_feci2c,
		GPIO_PAR_FECI2C_SCL_SCL | GPIO_PAR_FECI2C_SDA_SDA);
#endif
#endif		/* CONFIG_MCF5445x */

	/* FlexBus Chipselect */
	init_fbcs();

#ifdef CONFIG_SYS_CS0_BASE
	/*
	 * now the flash base address is no longer at 0 (Newer ColdFire family
	 * boot at address 0 instead of 0xFFnn_nnnn). The vector table must
	 * also move to the new location.
	 */
	if (CONFIG_SYS_CS0_BASE != 0)
		setvbr(CONFIG_SYS_CS0_BASE);
#endif

	icache_enable();
}

/*
 * initialize higher level parts of CPU like timers
 */
int cpu_init_r(void)
{
#ifdef CONFIG_MCFRTC
	rtc_t *rtc = (rtc_t *)(CONFIG_SYS_MCFRTC_BASE);
	rtcex_t *rtcex = (rtcex_t *)&rtc->extended;

	out_be32(&rtcex->gocu, (CONFIG_SYS_RTC_OSCILLATOR >> 16) & 0xffff);
	out_be32(&rtcex->gocl, CONFIG_SYS_RTC_OSCILLATOR & 0xffff);
#endif

	return (0);
}

void uart_port_conf(int port)
{
	gpio_t *gpio = (gpio_t *) MMAP_GPIO;
#ifdef CONFIG_MCF5441x
	pm_t *pm = (pm_t *) MMAP_PM;
#endif

	/* Setup Ports: */
	switch (port) {
#ifdef CONFIG_MCF5441x
	case 0:
		/* UART0 */
		out_8(&pm->pmcr0, 24);
		clrbits_8(&gpio->par_uart0,
			~(GPIO_PAR_UART0_U0RXD_MASK | GPIO_PAR_UART0_U0TXD_MASK));
		setbits_8(&gpio->par_uart0,
			GPIO_PAR_UART0_U0RXD_U0RXD | GPIO_PAR_UART0_U0TXD_U0TXD);
		break;
	case 1:
		/* UART1 */
		out_8(&pm->pmcr0, 25);
		clrbits_8(&gpio->par_uart1,
			~(GPIO_PAR_UART1_U1RXD_MASK | GPIO_PAR_UART1_U1TXD_MASK));
		setbits_8(&gpio->par_uart1,
			GPIO_PAR_UART1_U1RXD_U1RXD | GPIO_PAR_UART1_U1TXD_U1TXD);
		break;
	case 2:
		/* UART2 */
		out_8(&pm->pmcr0, 26);
		clrbits_8(&gpio->par_uart2,
			~(GPIO_PAR_UART2_U2RXD_MASK | GPIO_PAR_UART2_U2TXD_MASK));
		setbits_8(&gpio->par_uart2,
			GPIO_PAR_UART2_U2RXD_U2RXD | GPIO_PAR_UART2_U2TXD_U2TXD);
		break;
	case 3:
		/* UART3 */
		out_8(&pm->pmcr0, 27);
		clrbits_8(&gpio->par_dspi0,
			~(GPIO_PAR_DSPI0_SIN_MASK | GPIO_PAR_DSPI0_SOUT_MASK));
		setbits_8(&gpio->par_dspi0,
			GPIO_PAR_DSPI0_SIN_U3RXD | GPIO_PAR_DSPI0_SOUT_U3TXD);
		break;
	case 4:
		/* UART4 */
		out_8(&pm->pmcr1, 24);
		clrbits_8(&gpio->par_uart0,
			~(GPIO_PAR_UART0_U0CTS_MASK | GPIO_PAR_UART0_U0RTS_MASK));
		setbits_8(&gpio->par_uart0,
			GPIO_PAR_UART0_U0CTS_U4TXD | GPIO_PAR_UART0_U0RTS_U4RXD);
		break;
	case 5:
		/* UART5 */
		out_8(&pm->pmcr1, 25);
		clrbits_8(&gpio->par_uart1,
			~(GPIO_PAR_UART1_U1CTS_MASK | GPIO_PAR_UART1_U1RTS_MASK));
		setbits_8(&gpio->par_uart1,
			GPIO_PAR_UART1_U1CTS_U5TXD | GPIO_PAR_UART1_U1RTS_U5RXD);
		break;
	case 6:
		/* UART6 */
		out_8(&pm->pmcr1, 26);
		clrbits_8(&gpio->par_uart2,
			~(GPIO_PAR_UART2_U2CTS_MASK | GPIO_PAR_UART2_U2RTS_MASK));
		setbits_8(&gpio->par_uart2,
			GPIO_PAR_UART2_U2CTS_U6TXD | GPIO_PAR_UART2_U2RTS_U6RXD);
		break;
	case 7:
		/* UART7 */
		out_8(&pm->pmcr1, 27);
		clrbits_8(&gpio->par_ssi0h, ~GPIO_PAR_SSI0H_RXD_MASK);
		clrbits_8(&gpio->par_ssi0l, ~GPIO_PAR_SSI0L_BCLK_MASK);
		setbits_8(&gpio->par_ssi0h, GPIO_PAR_SSI0H_FS_U7TXD);
		setbits_8(&gpio->par_ssi0l, GPIO_PAR_SSI0L_BCLK_U7RXD);
		break;
	case 8:
		/* UART8 */
		out_8(&pm->pmcr0, 28);
		clrbits_8(&gpio->par_cani2c,
			~(GPIO_PAR_CANI2C_I2C0SCL_MASK | GPIO_PAR_CANI2C_I2C0SDA_MASK));
		setbits_8(&gpio->par_cani2c,
			GPIO_PAR_CANI2C_I2C0SCL_U8TXD | GPIO_PAR_CANI2C_I2C0SDA_U8RXD);
		break;
	case 9:
		/* UART9 */
		out_8(&pm->pmcr1, 29);
		clrbits_8(&gpio->par_cani2c,
			~(GPIO_PAR_CANI2C_CAN1TX_MASK | GPIO_PAR_CANI2C_CAN1RX_MASK));
		setbits_8(&gpio->par_cani2c,
			GPIO_PAR_CANI2C_CAN1TX_U9TXD | GPIO_PAR_CANI2C_CAN1RX_U9RXD);
		break;
#endif
#ifdef CONFIG_MCF5445x
	case 0:
		clrbits_8(&gpio->par_uart,
			GPIO_PAR_UART_U0TXD_U0TXD | GPIO_PAR_UART_U0RXD_U0RXD);
		setbits_8(&gpio->par_uart,
			GPIO_PAR_UART_U0TXD_U0TXD | GPIO_PAR_UART_U0RXD_U0RXD);
		break;
	case 1:
#ifdef CONFIG_SYS_UART1_PRI_GPIO
		clrbits_8(&gpio->par_uart,
			GPIO_PAR_UART_U1TXD_U1TXD | GPIO_PAR_UART_U1RXD_U1RXD);
		setbits_8(&gpio->par_uart,
			GPIO_PAR_UART_U1TXD_U1TXD | GPIO_PAR_UART_U1RXD_U1RXD);
#elif defined(CONFIG_SYS_UART1_ALT1_GPIO)
		clrbits_be16(&gpio->par_ssi,
			~(GPIO_PAR_SSI_SRXD_UNMASK | GPIO_PAR_SSI_STXD_UNMASK));
		setbits_be16(&gpio->par_ssi,
			GPIO_PAR_SSI_SRXD_U1RXD | GPIO_PAR_SSI_STXD_U1TXD);
#endif
		break;
	case 2:
#if defined(CONFIG_SYS_UART2_ALT1_GPIO)
		clrbits_8(&gpio->par_timer,
			~(GPIO_PAR_TIMER_T3IN_UNMASK | GPIO_PAR_TIMER_T2IN_UNMASK));
		setbits_8(&gpio->par_timer,
			GPIO_PAR_TIMER_T3IN_U2RXD | GPIO_PAR_TIMER_T2IN_U2TXD);
#elif defined(CONFIG_SYS_UART2_ALT2_GPIO)
		clrbits_8(&gpio->par_timer,
			~(GPIO_PAR_FECI2C_SCL_UNMASK | GPIO_PAR_FECI2C_SDA_UNMASK));
		setbits_8(&gpio->par_timer,
			GPIO_PAR_FECI2C_SCL_U2TXD | GPIO_PAR_FECI2C_SDA_U2RXD);
#endif
		break;
#endif	/* CONFIG_MCF5445x */
	}
}

#if defined(CONFIG_CMD_NET)
int fecpin_setclear(struct eth_device *dev, int setclear)
{
	gpio_t *gpio = (gpio_t *) MMAP_GPIO;
#ifdef CONFIG_MCF5445x
	struct fec_info_s *info = (struct fec_info_s *)dev->priv;

	if (setclear) {
#ifdef CONFIG_SYS_FEC_NO_SHARED_PHY
		if (info->iobase == CONFIG_SYS_FEC0_IOBASE)
			setbits_be16(&gpio->par_feci2c,
				GPIO_PAR_FECI2C_MDC0_MDC0 |
				GPIO_PAR_FECI2C_MDIO0_MDIO0);
		else
			setbits_be16(&gpio->par_feci2c,
				GPIO_PAR_FECI2C_MDC1_MDC1 |
				GPIO_PAR_FECI2C_MDIO1_MDIO1);
#else
		setbits_be16(&gpio->par_feci2c,
			GPIO_PAR_FECI2C_MDC0_MDC0 | GPIO_PAR_FECI2C_MDIO0_MDIO0);
#endif

		if (info->iobase == CONFIG_SYS_FEC0_IOBASE)
			setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC0_RMII_GPIO);
		else
			setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC1_RMII_ATA);
	} else {
		clrbits_be16(&gpio->par_feci2c,
			GPIO_PAR_FECI2C_MDC0_MDC0 | GPIO_PAR_FECI2C_MDIO0_MDIO0);

		if (info->iobase == CONFIG_SYS_FEC0_IOBASE) {
#ifdef CONFIG_SYS_FEC_FULL_MII
			setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC0_MII);
#else
			clrbits_8(&gpio->par_fec, ~GPIO_PAR_FEC_FEC0_UNMASK);
#endif
		} else {
#ifdef CONFIG_SYS_FEC_FULL_MII
			setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC1_MII);
#else
			clrbits_8(&gpio->par_fec, ~GPIO_PAR_FEC_FEC1_UNMASK);
#endif
		}
	}
#endif	/* CONFIG_MCF5445x */

#ifdef CONFIG_MCF5441x
	if (setclear) {
		out_8(&gpio->par_fec, 0x03);
		out_8(&gpio->srcr_fec, 0x0F);
		clrsetbits_8(&gpio->par_simp0h, ~GPIO_PAR_SIMP0H_DAT_MASK,
			GPIO_PAR_SIMP0H_DAT_GPIO);
		clrsetbits_8(&gpio->pddr_g, ~GPIO_PDDR_G4_MASK,
			GPIO_PDDR_G4_OUTPUT);
		clrbits_8(&gpio->podr_g, ~GPIO_PODR_G4_MASK);

	} else
		clrbits_8(&gpio->par_fec, ~GPIO_PAR_FEC_FEC_MASK);
#endif
	return 0;
}
#endif

#ifdef CONFIG_CF_DSPI
void cfspi_port_conf(void)
{
	gpio_t *gpio = (gpio_t *) MMAP_GPIO;

#ifdef CONFIG_MCF5445x
	out_8(&gpio->par_dspi,
		GPIO_PAR_DSPI_SIN_SIN |
		GPIO_PAR_DSPI_SOUT_SOUT |
		GPIO_PAR_DSPI_SCK_SCK);
#endif

#ifdef CONFIG_MCF5441x
	pm_t *pm = (pm_t *) MMAP_PM;

	out_8(&gpio->par_dspi0,
		GPIO_PAR_DSPI0_SIN_DSPI0SIN | GPIO_PAR_DSPI0_SOUT_DSPI0SOUT |
		GPIO_PAR_DSPI0_SCK_DSPI0SCK);
	out_8(&gpio->srcr_dspiow, 3);

	/* DSPI0 */
	out_8(&pm->pmcr0, 23);
#endif
}

int cfspi_claim_bus(uint bus, uint cs)
{
	dspi_t *dspi = (dspi_t *) MMAP_DSPI;
	gpio_t *gpio = (gpio_t *) MMAP_GPIO;

	if ((in_be32(&dspi->sr) & DSPI_SR_TXRXS) != DSPI_SR_TXRXS)
		return -1;

	/* Clear FIFO and resume transfer */
	clrbits_be32(&dspi->mcr, DSPI_MCR_CTXF | DSPI_MCR_CRXF);

#ifdef CONFIG_MCF5445x
	switch (cs) {
	case 0:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS0_PCS0);
		setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS0_PCS0);
		break;
	case 1:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS1_PCS1);
		setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS1_PCS1);
		break;
	case 2:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS2_PCS2);
		setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS2_PCS2);
		break;
	case 3:
		clrbits_8(&gpio->par_dma, ~GPIO_PAR_DMA_DACK0_UNMASK);
		setbits_8(&gpio->par_dma, GPIO_PAR_DMA_DACK0_PCS3);
		break;
	case 5:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS5_PCS5);
		setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS5_PCS5);
		break;
	}
#endif

#ifdef CONFIG_MCF5441x
	switch (cs) {
	case 0:
		clrbits_8(&gpio->par_dspi0, ~GPIO_PAR_DSPI0_PCS0_MASK);
		setbits_8(&gpio->par_dspi0, GPIO_PAR_DSPI0_PCS0_DSPI0PCS0);
		break;
	case 1:
		clrbits_8(&gpio->par_dspiow, GPIO_PAR_DSPIOW_DSPI0PSC1);
		setbits_8(&gpio->par_dspiow, GPIO_PAR_DSPIOW_DSPI0PSC1);
		break;
	}
#endif

	return 0;
}

void cfspi_release_bus(uint bus, uint cs)
{
	dspi_t *dspi = (dspi_t *) MMAP_DSPI;
	gpio_t *gpio = (gpio_t *) MMAP_GPIO;

	/* Clear FIFO */
	clrbits_be32(&dspi->mcr, DSPI_MCR_CTXF | DSPI_MCR_CRXF);

#ifdef CONFIG_MCF5445x
	switch (cs) {
	case 0:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS0_PCS0);
		break;
	case 1:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS1_PCS1);
		break;
	case 2:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS2_PCS2);
		break;
	case 3:
		clrbits_8(&gpio->par_dma, ~GPIO_PAR_DMA_DACK0_UNMASK);
		break;
	case 5:
		clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS5_PCS5);
		break;
	}
#endif

#ifdef CONFIG_MCF5441x
	if (cs == 1)
		clrbits_8(&gpio->par_dspiow, GPIO_PAR_DSPIOW_DSPI0PSC1);
#endif
}
#endif
Commit	Line	Data
83d290c5	1	// SPDX-License-Identifier: GPL-2.0+
8ae158cd TL	2	/*
	3	*
	4	* (C) Copyright 2000-2003
	5	* Wolfgang Denk, DENX Software Engineering, wd@denx.de.
	6	*
198cafbf	7	* (C) Copyright 2004-2007, 2012 Freescale Semiconductor, Inc.
8ae158cd	8	* TsiChung Liew (Tsi-Chung.Liew@freescale.com)
8ae158cd TL	9	*/
	10
	11	#include <common.h>
	12	#include <watchdog.h>
8ae158cd	13	#include <asm/immap.h>
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8ae158cd	15	#include <asm/rtc.h>
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2b05593d	17	#include <linux/compiler.h>
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f3962d3f TL	19	#if defined(CONFIG_CMD_NET)
	20	#include <config.h>
	21	#include <net.h>
	22	#include <asm/fec.h>
	23	#endif
	24
45370e18	25	void init_fbcs(void)
8ae158cd	26	{
2b05593d	27	fbcs_t fbcs __maybe_unused = (fbcs_t ) MMAP_FBCS;
198cafbf	28
45370e18	29	#if !defined(CONFIG_SERIAL_BOOT)
6d0f6bcf	30	#if (defined(CONFIG_SYS_CS0_BASE) && defined(CONFIG_SYS_CS0_MASK) && defined(CONFIG_SYS_CS0_CTRL))
198cafbf AW	31	out_be32(&fbcs->csar0, CONFIG_SYS_CS0_BASE);
	32	out_be32(&fbcs->cscr0, CONFIG_SYS_CS0_CTRL);
	33	out_be32(&fbcs->csmr0, CONFIG_SYS_CS0_MASK);
8ae158cd	34	#endif
9f751551	35	#endif
8ae158cd	36
6d0f6bcf	37	#if (defined(CONFIG_SYS_CS1_BASE) && defined(CONFIG_SYS_CS1_MASK) && defined(CONFIG_SYS_CS1_CTRL))
8ae158cd	38	/* Latch chipselect */
198cafbf AW	39	out_be32(&fbcs->csar1, CONFIG_SYS_CS1_BASE);
	40	out_be32(&fbcs->cscr1, CONFIG_SYS_CS1_CTRL);
	41	out_be32(&fbcs->csmr1, CONFIG_SYS_CS1_MASK);
8ae158cd TL	42	#endif
8ae158cd TL	43
6d0f6bcf	44	#if (defined(CONFIG_SYS_CS2_BASE) && defined(CONFIG_SYS_CS2_MASK) && defined(CONFIG_SYS_CS2_CTRL))
198cafbf AW	45	out_be32(&fbcs->csar2, CONFIG_SYS_CS2_BASE);
	46	out_be32(&fbcs->cscr2, CONFIG_SYS_CS2_CTRL);
	47	out_be32(&fbcs->csmr2, CONFIG_SYS_CS2_MASK);
8ae158cd TL	48	#endif
8ae158cd TL	49
6d0f6bcf	50	#if (defined(CONFIG_SYS_CS3_BASE) && defined(CONFIG_SYS_CS3_MASK) && defined(CONFIG_SYS_CS3_CTRL))
198cafbf AW	51	out_be32(&fbcs->csar3, CONFIG_SYS_CS3_BASE);
	52	out_be32(&fbcs->cscr3, CONFIG_SYS_CS3_CTRL);
	53	out_be32(&fbcs->csmr3, CONFIG_SYS_CS3_MASK);
8ae158cd TL	54	#endif
8ae158cd TL	55
6d0f6bcf	56	#if (defined(CONFIG_SYS_CS4_BASE) && defined(CONFIG_SYS_CS4_MASK) && defined(CONFIG_SYS_CS4_CTRL))
198cafbf AW	57	out_be32(&fbcs->csar4, CONFIG_SYS_CS4_BASE);
	58	out_be32(&fbcs->cscr4, CONFIG_SYS_CS4_CTRL);
	59	out_be32(&fbcs->csmr4, CONFIG_SYS_CS4_MASK);
8ae158cd TL	60	#endif
8ae158cd TL	61
6d0f6bcf	62	#if (defined(CONFIG_SYS_CS5_BASE) && defined(CONFIG_SYS_CS5_MASK) && defined(CONFIG_SYS_CS5_CTRL))
198cafbf AW	63	out_be32(&fbcs->csar5, CONFIG_SYS_CS5_BASE);
	64	out_be32(&fbcs->cscr5, CONFIG_SYS_CS5_CTRL);
	65	out_be32(&fbcs->csmr5, CONFIG_SYS_CS5_MASK);
8ae158cd	66	#endif
45370e18 AW	67	}
	68
	69	/*
	70	* Breath some life into the CPU...
	71	*
	72	* Set up the memory map,
	73	* initialize a bunch of registers,
	74	* initialize the UPM's
	75	*/
	76	void cpu_init_f(void)
	77	{
	78	gpio_t gpio = (gpio_t ) MMAP_GPIO;
	79
	80	#ifdef CONFIG_MCF5441x
	81	scm_t scm = (scm_t ) MMAP_SCM;
	82	pm_t pm = (pm_t ) MMAP_PM;
	83
	84	/* Disable Switch */
	85	(unsigned long )(MMAP_L2_SW0 + 0x00000024) = 0;
	86
	87	/* Disable core watchdog */
	88	out_be16(&scm->cwcr, 0);
	89	out_8(&gpio->par_fbctl,
	90	GPIO_PAR_FBCTL_ALE_FB_ALE \| GPIO_PAR_FBCTL_OE_FB_OE \|
	91	GPIO_PAR_FBCTL_FBCLK \| GPIO_PAR_FBCTL_RW \|
	92	GPIO_PAR_FBCTL_TA_TA);
	93	out_8(&gpio->par_be,
	94	GPIO_PAR_BE_BE3_BE3 \| GPIO_PAR_BE_BE2_BE2 \|
	95	GPIO_PAR_BE_BE1_BE1 \| GPIO_PAR_BE_BE0_BE0);
	96
	97	/* eDMA */
	98	out_8(&pm->pmcr0, 17);
	99
	100	/* INTR0 - INTR2 */
	101	out_8(&pm->pmcr0, 18);
	102	out_8(&pm->pmcr0, 19);
	103	out_8(&pm->pmcr0, 20);
	104
	105	/* I2C */
	106	out_8(&pm->pmcr0, 22);
	107	out_8(&pm->pmcr1, 4);
	108	out_8(&pm->pmcr1, 7);
	109
	110	/* DTMR0 - DTMR3*/
	111	out_8(&pm->pmcr0, 28);
	112	out_8(&pm->pmcr0, 29);
	113	out_8(&pm->pmcr0, 30);
	114	out_8(&pm->pmcr0, 31);
	115
	116	/* PIT0 - PIT3 */
	117	out_8(&pm->pmcr0, 32);
	118	out_8(&pm->pmcr0, 33);
	119	out_8(&pm->pmcr0, 34);
	120	out_8(&pm->pmcr0, 35);
	121
	122	/* Edge Port */
	123	out_8(&pm->pmcr0, 36);
	124	out_8(&pm->pmcr0, 37);
	125
	126	/* USB OTG */
	127	out_8(&pm->pmcr0, 44);
	128	/* USB Host */
	129	out_8(&pm->pmcr0, 45);
	130
131	/* ESDHC */
132	out_8(&pm->pmcr0, 51);
133
134	/* ENET0 - ENET1 */
135	out_8(&pm->pmcr0, 53);
136	out_8(&pm->pmcr0, 54);
137
138	/* NAND */
139	out_8(&pm->pmcr0, 63);
140
141	#ifdef CONFIG_SYS_I2C_0
142	out_8(&gpio->par_cani2c, 0xF0);
143	/* I2C0 pull up */
144	out_be16(&gpio->pcr_b, 0x003C);
145	/* I2C0 max speed */
146	out_8(&gpio->srcr_cani2c, 0x03);
147	#endif
148	#ifdef CONFIG_SYS_I2C_2
149	/* I2C2 */
150	out_8(&gpio->par_ssi0h, 0xA0);
151	/* I2C2, UART7 */
152	out_8(&gpio->par_ssi0h, 0xA8);
153	/* UART7 */
154	out_8(&gpio->par_ssi0l, 0x2);
155	/* UART8, UART9 */
156	out_8(&gpio->par_cani2c, 0xAA);
157	/* UART4, UART0 */
158	out_8(&gpio->par_uart0, 0xAF);
159	/* UART5, UART1 */
160	out_8(&gpio->par_uart1, 0xAF);
161	/* UART6, UART2 */
162	out_8(&gpio->par_uart2, 0xAF);
163	/* I2C2 pull up */
164	out_be16(&gpio->pcr_h, 0xF000);
165	#endif
166	#ifdef CONFIG_SYS_I2C_5
167	/* I2C5 */
168	out_8(&gpio->par_uart1, 0x0A);
169	/* I2C5 pull up */
170	out_be16(&gpio->pcr_e, 0x0003);
171	out_be16(&gpio->pcr_f, 0xC000);
172	#endif
173
174	/* Lowest slew rate for UART0,1,2 */
175	out_8(&gpio->srcr_uart, 0x00);
176	#endif /* CONFIG_MCF5441x */
177
178	#ifdef CONFIG_MCF5445x
179	scm1_t scm1 = (scm1_t ) MMAP_SCM1;
180
181	out_be32(&scm1->mpr, 0x77777777);
182	out_be32(&scm1->pacra, 0);
183	out_be32(&scm1->pacrb, 0);
184	out_be32(&scm1->pacrc, 0);
185	out_be32(&scm1->pacrd, 0);
186	out_be32(&scm1->pacre, 0);
187	out_be32(&scm1->pacrf, 0);
188	out_be32(&scm1->pacrg, 0);
189
190	/* FlexBus */
191	out_8(&gpio->par_be,
192	GPIO_PAR_BE_BE3_BE3 \| GPIO_PAR_BE_BE2_BE2 \|
193	GPIO_PAR_BE_BE1_BE1 \| GPIO_PAR_BE_BE0_BE0);
194	out_8(&gpio->par_fbctl,
195	GPIO_PAR_FBCTL_OE \| GPIO_PAR_FBCTL_TA_TA \|
196	GPIO_PAR_FBCTL_RW_RW \| GPIO_PAR_FBCTL_TS_TS);
197
00f792e0	198	#ifdef CONFIG_SYS_FSL_I2C
45370e18 AW	199	out_be16(&gpio->par_feci2c,
	200	GPIO_PAR_FECI2C_SCL_SCL \| GPIO_PAR_FECI2C_SDA_SDA);
	201	#endif
	202	#endif /* CONFIG_MCF5445x */
	203
	204	/* FlexBus Chipselect */
	205	init_fbcs();
8ae158cd	206
02a6edda	207	#ifdef CONFIG_SYS_CS0_BASE
68e4e76a TL	208	/*
	209	* now the flash base address is no longer at 0 (Newer ColdFire family
	210	* boot at address 0 instead of 0xFFnn_nnnn). The vector table must
	211	* also move to the new location.
	212	*/
	213	if (CONFIG_SYS_CS0_BASE != 0)
	214	setvbr(CONFIG_SYS_CS0_BASE);
02a6edda	215	#endif
68e4e76a	216
8ae158cd TL	217	icache_enable();
	218	}
	219
	220	/*
	221	* initialize higher level parts of CPU like timers
	222	*/
	223	int cpu_init_r(void)
	224	{
bc3ccb13	225	#ifdef CONFIG_MCFRTC
198cafbf AW	226	rtc_t rtc = (rtc_t )(CONFIG_SYS_MCFRTC_BASE);
198cafbf AW	227	rtcex_t rtcex = (rtcex_t )&rtc->extended;
8ae158cd	228
198cafbf AW	229	out_be32(&rtcex->gocu, (CONFIG_SYS_RTC_OSCILLATOR >> 16) & 0xffff);
198cafbf AW	230	out_be32(&rtcex->gocl, CONFIG_SYS_RTC_OSCILLATOR & 0xffff);
8ae158cd TL	231	#endif
	232
	233	return (0);
	234	}
	235
52affe04	236	void uart_port_conf(int port)
8ae158cd	237	{
198cafbf	238	gpio_t gpio = (gpio_t ) MMAP_GPIO;
45370e18 AW	239	#ifdef CONFIG_MCF5441x
	240	pm_t pm = (pm_t ) MMAP_PM;
	241	#endif
8ae158cd TL	242
8ae158cd TL	243	/* Setup Ports: */
52affe04	244	switch (port) {
45370e18 AW	245	#ifdef CONFIG_MCF5441x
	246	case 0:
	247	/* UART0 */
	248	out_8(&pm->pmcr0, 24);
	249	clrbits_8(&gpio->par_uart0,
	250	~(GPIO_PAR_UART0_U0RXD_MASK \| GPIO_PAR_UART0_U0TXD_MASK));
	251	setbits_8(&gpio->par_uart0,
	252	GPIO_PAR_UART0_U0RXD_U0RXD \| GPIO_PAR_UART0_U0TXD_U0TXD);
	253	break;
	254	case 1:
	255	/* UART1 */
	256	out_8(&pm->pmcr0, 25);
	257	clrbits_8(&gpio->par_uart1,
	258	~(GPIO_PAR_UART1_U1RXD_MASK \| GPIO_PAR_UART1_U1TXD_MASK));
	259	setbits_8(&gpio->par_uart1,
	260	GPIO_PAR_UART1_U1RXD_U1RXD \| GPIO_PAR_UART1_U1TXD_U1TXD);
	261	break;
	262	case 2:
	263	/* UART2 */
	264	out_8(&pm->pmcr0, 26);
	265	clrbits_8(&gpio->par_uart2,
	266	~(GPIO_PAR_UART2_U2RXD_MASK \| GPIO_PAR_UART2_U2TXD_MASK));
	267	setbits_8(&gpio->par_uart2,
	268	GPIO_PAR_UART2_U2RXD_U2RXD \| GPIO_PAR_UART2_U2TXD_U2TXD);
	269	break;
	270	case 3:
	271	/* UART3 */
	272	out_8(&pm->pmcr0, 27);
	273	clrbits_8(&gpio->par_dspi0,
	274	~(GPIO_PAR_DSPI0_SIN_MASK \| GPIO_PAR_DSPI0_SOUT_MASK));
	275	setbits_8(&gpio->par_dspi0,
	276	GPIO_PAR_DSPI0_SIN_U3RXD \| GPIO_PAR_DSPI0_SOUT_U3TXD);
	277	break;
	278	case 4:
	279	/* UART4 */
	280	out_8(&pm->pmcr1, 24);
	281	clrbits_8(&gpio->par_uart0,
	282	~(GPIO_PAR_UART0_U0CTS_MASK \| GPIO_PAR_UART0_U0RTS_MASK));
	283	setbits_8(&gpio->par_uart0,
	284	GPIO_PAR_UART0_U0CTS_U4TXD \| GPIO_PAR_UART0_U0RTS_U4RXD);
	285	break;
	286	case 5:
	287	/* UART5 */
	288	out_8(&pm->pmcr1, 25);
	289	clrbits_8(&gpio->par_uart1,
	290	~(GPIO_PAR_UART1_U1CTS_MASK \| GPIO_PAR_UART1_U1RTS_MASK));
	291	setbits_8(&gpio->par_uart1,
	292	GPIO_PAR_UART1_U1CTS_U5TXD \| GPIO_PAR_UART1_U1RTS_U5RXD);
	293	break;
	294	case 6:
	295	/* UART6 */
	296	out_8(&pm->pmcr1, 26);
	297	clrbits_8(&gpio->par_uart2,
	298	~(GPIO_PAR_UART2_U2CTS_MASK \| GPIO_PAR_UART2_U2RTS_MASK));
	299	setbits_8(&gpio->par_uart2,
	300	GPIO_PAR_UART2_U2CTS_U6TXD \| GPIO_PAR_UART2_U2RTS_U6RXD);
	301	break;
	302	case 7:
	303	/* UART7 */
	304	out_8(&pm->pmcr1, 27);
	305	clrbits_8(&gpio->par_ssi0h, ~GPIO_PAR_SSI0H_RXD_MASK);
	306	clrbits_8(&gpio->par_ssi0l, ~GPIO_PAR_SSI0L_BCLK_MASK);
	307	setbits_8(&gpio->par_ssi0h, GPIO_PAR_SSI0H_FS_U7TXD);
	308	setbits_8(&gpio->par_ssi0l, GPIO_PAR_SSI0L_BCLK_U7RXD);
309	break;
310	case 8:
311	/* UART8 */
312	out_8(&pm->pmcr0, 28);
313	clrbits_8(&gpio->par_cani2c,
314	~(GPIO_PAR_CANI2C_I2C0SCL_MASK \| GPIO_PAR_CANI2C_I2C0SDA_MASK));
315	setbits_8(&gpio->par_cani2c,
316	GPIO_PAR_CANI2C_I2C0SCL_U8TXD \| GPIO_PAR_CANI2C_I2C0SDA_U8RXD);
317	break;
318	case 9:
319	/* UART9 */
320	out_8(&pm->pmcr1, 29);
321	clrbits_8(&gpio->par_cani2c,
322	~(GPIO_PAR_CANI2C_CAN1TX_MASK \| GPIO_PAR_CANI2C_CAN1RX_MASK));
323	setbits_8(&gpio->par_cani2c,
324	GPIO_PAR_CANI2C_CAN1TX_U9TXD \| GPIO_PAR_CANI2C_CAN1RX_U9RXD);
325	break;
326	#endif
327	#ifdef CONFIG_MCF5445x
8ae158cd	328	case 0:
198cafbf AW	329	clrbits_8(&gpio->par_uart,
	330	GPIO_PAR_UART_U0TXD_U0TXD \| GPIO_PAR_UART_U0RXD_U0RXD);
	331	setbits_8(&gpio->par_uart,
	332	GPIO_PAR_UART_U0TXD_U0TXD \| GPIO_PAR_UART_U0RXD_U0RXD);
8ae158cd TL	333	break;
8ae158cd TL	334	case 1:
52affe04	335	#ifdef CONFIG_SYS_UART1_PRI_GPIO
198cafbf AW	336	clrbits_8(&gpio->par_uart,
	337	GPIO_PAR_UART_U1TXD_U1TXD \| GPIO_PAR_UART_U1RXD_U1RXD);
	338	setbits_8(&gpio->par_uart,
	339	GPIO_PAR_UART_U1TXD_U1TXD \| GPIO_PAR_UART_U1RXD_U1RXD);
52affe04	340	#elif defined(CONFIG_SYS_UART1_ALT1_GPIO)
198cafbf AW	341	clrbits_be16(&gpio->par_ssi,
	342	~(GPIO_PAR_SSI_SRXD_UNMASK \| GPIO_PAR_SSI_STXD_UNMASK));
	343	setbits_be16(&gpio->par_ssi,
	344	GPIO_PAR_SSI_SRXD_U1RXD \| GPIO_PAR_SSI_STXD_U1TXD);
52affe04 TL	345	#endif
	346	break;
	347	case 2:
	348	#if defined(CONFIG_SYS_UART2_ALT1_GPIO)
198cafbf AW	349	clrbits_8(&gpio->par_timer,
	350	~(GPIO_PAR_TIMER_T3IN_UNMASK \| GPIO_PAR_TIMER_T2IN_UNMASK));
	351	setbits_8(&gpio->par_timer,
	352	GPIO_PAR_TIMER_T3IN_U2RXD \| GPIO_PAR_TIMER_T2IN_U2TXD);
52affe04	353	#elif defined(CONFIG_SYS_UART2_ALT2_GPIO)
198cafbf AW	354	clrbits_8(&gpio->par_timer,
	355	~(GPIO_PAR_FECI2C_SCL_UNMASK \| GPIO_PAR_FECI2C_SDA_UNMASK));
	356	setbits_8(&gpio->par_timer,
	357	GPIO_PAR_FECI2C_SCL_U2TXD \| GPIO_PAR_FECI2C_SDA_U2RXD);
52affe04	358	#endif
8ae158cd	359	break;
45370e18	360	#endif /* CONFIG_MCF5445x */
8ae158cd TL	361	}
8ae158cd TL	362	}
f3962d3f TL	363
	364	#if defined(CONFIG_CMD_NET)
	365	int fecpin_setclear(struct eth_device *dev, int setclear)
	366	{
198cafbf	367	gpio_t gpio = (gpio_t ) MMAP_GPIO;
5744e534	368	#ifdef CONFIG_MCF5445x
f3962d3f TL	369	struct fec_info_s info = (struct fec_info_s )dev->priv;
	370
	371	if (setclear) {
ae490997 WW	372	#ifdef CONFIG_SYS_FEC_NO_SHARED_PHY
ae490997 WW	373	if (info->iobase == CONFIG_SYS_FEC0_IOBASE)
198cafbf AW	374	setbits_be16(&gpio->par_feci2c,
	375	GPIO_PAR_FECI2C_MDC0_MDC0 \|
	376	GPIO_PAR_FECI2C_MDIO0_MDIO0);
ae490997	377	else
198cafbf AW	378	setbits_be16(&gpio->par_feci2c,
	379	GPIO_PAR_FECI2C_MDC1_MDC1 \|
	380	GPIO_PAR_FECI2C_MDIO1_MDIO1);
ae490997	381	#else
198cafbf AW	382	setbits_be16(&gpio->par_feci2c,
198cafbf AW	383	GPIO_PAR_FECI2C_MDC0_MDC0 \| GPIO_PAR_FECI2C_MDIO0_MDIO0);
ae490997	384	#endif
f3962d3f TL	385
f3962d3f TL	386	if (info->iobase == CONFIG_SYS_FEC0_IOBASE)
198cafbf	387	setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC0_RMII_GPIO);
f3962d3f	388	else
198cafbf	389	setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC1_RMII_ATA);
f3962d3f	390	} else {
198cafbf AW	391	clrbits_be16(&gpio->par_feci2c,
198cafbf AW	392	GPIO_PAR_FECI2C_MDC0_MDC0 \| GPIO_PAR_FECI2C_MDIO0_MDIO0);
f3962d3f	393
adf55679 WW	394	if (info->iobase == CONFIG_SYS_FEC0_IOBASE) {
adf55679 WW	395	#ifdef CONFIG_SYS_FEC_FULL_MII
198cafbf	396	setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC0_MII);
adf55679	397	#else
198cafbf	398	clrbits_8(&gpio->par_fec, ~GPIO_PAR_FEC_FEC0_UNMASK);
adf55679 WW	399	#endif
	400	} else {
	401	#ifdef CONFIG_SYS_FEC_FULL_MII
198cafbf	402	setbits_8(&gpio->par_fec, GPIO_PAR_FEC_FEC1_MII);
adf55679	403	#else
198cafbf	404	clrbits_8(&gpio->par_fec, ~GPIO_PAR_FEC_FEC1_UNMASK);
adf55679 WW	405	#endif
adf55679 WW	406	}
f3962d3f	407	}
45370e18 AW	408	#endif /* CONFIG_MCF5445x */
	409
	410	#ifdef CONFIG_MCF5441x
	411	if (setclear) {
	412	out_8(&gpio->par_fec, 0x03);
	413	out_8(&gpio->srcr_fec, 0x0F);
	414	clrsetbits_8(&gpio->par_simp0h, ~GPIO_PAR_SIMP0H_DAT_MASK,
	415	GPIO_PAR_SIMP0H_DAT_GPIO);
	416	clrsetbits_8(&gpio->pddr_g, ~GPIO_PDDR_G4_MASK,
	417	GPIO_PDDR_G4_OUTPUT);
	418	clrbits_8(&gpio->podr_g, ~GPIO_PODR_G4_MASK);
	419
	420	} else
	421	clrbits_8(&gpio->par_fec, ~GPIO_PAR_FEC_FEC_MASK);
	422	#endif
f3962d3f TL	423	return 0;
	424	}
	425	#endif
ee0a8462 TL	426
	427	#ifdef CONFIG_CF_DSPI
	428	void cfspi_port_conf(void)
	429	{
198cafbf	430	gpio_t gpio = (gpio_t ) MMAP_GPIO;
ee0a8462	431
45370e18	432	#ifdef CONFIG_MCF5445x
198cafbf AW	433	out_8(&gpio->par_dspi,
	434	GPIO_PAR_DSPI_SIN_SIN \|
	435	GPIO_PAR_DSPI_SOUT_SOUT \|
	436	GPIO_PAR_DSPI_SCK_SCK);
45370e18 AW	437	#endif
	438
	439	#ifdef CONFIG_MCF5441x
	440	pm_t pm = (pm_t ) MMAP_PM;
	441
	442	out_8(&gpio->par_dspi0,
	443	GPIO_PAR_DSPI0_SIN_DSPI0SIN \| GPIO_PAR_DSPI0_SOUT_DSPI0SOUT \|
	444	GPIO_PAR_DSPI0_SCK_DSPI0SCK);
	445	out_8(&gpio->srcr_dspiow, 3);
	446
	447	/* DSPI0 */
	448	out_8(&pm->pmcr0, 23);
	449	#endif
ee0a8462 TL	450	}
	451
	452	int cfspi_claim_bus(uint bus, uint cs)
	453	{
198cafbf AW	454	dspi_t dspi = (dspi_t ) MMAP_DSPI;
198cafbf AW	455	gpio_t gpio = (gpio_t ) MMAP_GPIO;
ee0a8462	456
198cafbf	457	if ((in_be32(&dspi->sr) & DSPI_SR_TXRXS) != DSPI_SR_TXRXS)
ee0a8462 TL	458	return -1;
	459
	460	/* Clear FIFO and resume transfer */
198cafbf	461	clrbits_be32(&dspi->mcr, DSPI_MCR_CTXF \| DSPI_MCR_CRXF);
ee0a8462	462
45370e18	463	#ifdef CONFIG_MCF5445x
ee0a8462 TL	464	switch (cs) {
ee0a8462 TL	465	case 0:
198cafbf AW	466	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS0_PCS0);
198cafbf AW	467	setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS0_PCS0);
ee0a8462 TL	468	break;
ee0a8462 TL	469	case 1:
198cafbf AW	470	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS1_PCS1);
198cafbf AW	471	setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS1_PCS1);
ee0a8462 TL	472	break;
ee0a8462 TL	473	case 2:
198cafbf AW	474	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS2_PCS2);
198cafbf AW	475	setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS2_PCS2);
ee0a8462	476	break;
e9b43cae	477	case 3:
198cafbf AW	478	clrbits_8(&gpio->par_dma, ~GPIO_PAR_DMA_DACK0_UNMASK);
198cafbf AW	479	setbits_8(&gpio->par_dma, GPIO_PAR_DMA_DACK0_PCS3);
e9b43cae	480	break;
ee0a8462	481	case 5:
198cafbf AW	482	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS5_PCS5);
198cafbf AW	483	setbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS5_PCS5);
ee0a8462 TL	484	break;
ee0a8462 TL	485	}
45370e18 AW	486	#endif
	487
	488	#ifdef CONFIG_MCF5441x
	489	switch (cs) {
	490	case 0:
	491	clrbits_8(&gpio->par_dspi0, ~GPIO_PAR_DSPI0_PCS0_MASK);
	492	setbits_8(&gpio->par_dspi0, GPIO_PAR_DSPI0_PCS0_DSPI0PCS0);
	493	break;
	494	case 1:
	495	clrbits_8(&gpio->par_dspiow, GPIO_PAR_DSPIOW_DSPI0PSC1);
	496	setbits_8(&gpio->par_dspiow, GPIO_PAR_DSPIOW_DSPI0PSC1);
	497	break;
	498	}
	499	#endif
ee0a8462 TL	500
	501	return 0;
	502	}
	503
	504	void cfspi_release_bus(uint bus, uint cs)
	505	{
198cafbf AW	506	dspi_t dspi = (dspi_t ) MMAP_DSPI;
198cafbf AW	507	gpio_t gpio = (gpio_t ) MMAP_GPIO;
ee0a8462	508
198cafbf AW	509	/* Clear FIFO */
198cafbf AW	510	clrbits_be32(&dspi->mcr, DSPI_MCR_CTXF \| DSPI_MCR_CRXF);
ee0a8462	511
45370e18	512	#ifdef CONFIG_MCF5445x
ee0a8462 TL	513	switch (cs) {
ee0a8462 TL	514	case 0:
198cafbf	515	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS0_PCS0);
ee0a8462 TL	516	break;
ee0a8462 TL	517	case 1:
198cafbf	518	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS1_PCS1);
ee0a8462 TL	519	break;
ee0a8462 TL	520	case 2:
198cafbf	521	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS2_PCS2);
ee0a8462	522	break;
e9b43cae	523	case 3:
198cafbf	524	clrbits_8(&gpio->par_dma, ~GPIO_PAR_DMA_DACK0_UNMASK);
e9b43cae	525	break;
ee0a8462	526	case 5:
198cafbf	527	clrbits_8(&gpio->par_dspi, GPIO_PAR_DSPI_PCS5_PCS5);
ee0a8462 TL	528	break;
ee0a8462 TL	529	}
45370e18 AW	530	#endif
	531
	532	#ifdef CONFIG_MCF5441x
	533	if (cs == 1)
	534	clrbits_8(&gpio->par_dspiow, GPIO_PAR_DSPIOW_DSPI0PSC1);
	535	#endif
ee0a8462 TL	536	}
ee0a8462 TL	537	#endif