Frontend:
 added remaining integer altivec insns (phew!)
  - vsum4ubs, vsum4sbs, vsum4shs, vsum2sws, vsumsws
  - vmsummbm, vmsumuhs, vmsumshs

 various helpers to construct IR
  - expand8x16*:      sign/zero-extend V128_8x16 lanes => 2x V128_16x8
  - breakV128to4x64*: break V128 to 4xI32's, sign/zero-extend to I64's
  - mkQNarrow64to32*: un/signed saturating narrow 64 to 32
  - mkV128from4x64*:  narrow 4xI64's to 4xI32's, combine to V128_34x4

Backend:
 Iop_Add64
   - added PPC32Instr_AddSubC32: 32-bit add/sub read/write carry
 64-bit Iex_Const
 Iop_32Sto64

git-svn-id: svn://svn.valgrind.org/vex/trunk@1447

Don't delete existing target-specific .a's when a target-switch happens.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1446

Changes for biarch (x86 and amd64) support.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1445

Handle some SSE3 instructions.  A curious side-effect of this is that
it makes it possible to run SSE3 code on an SSE2-only machine.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1444

Simulate complete LDT and GDT, rather than just a prefix thereof.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1443

format string wibble

git-svn-id: svn://svn.valgrind.org/vex/trunk@1442

Stop gcc4 complaining.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1441

Implement FINIT.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1440

Implement vector FP unordered compares on amd64.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1439

The earth's core is a vast mass of molten sse and sse2 instructions.
Occasionally some make their way to the surface and spew out, causing
havoc for miles around.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1438

Reenable FUCOMP %st(0),%st(?).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1437

Implement SHRDv imm8.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1436

Implement shld/shrd on amd64.  Total timewasting nightmare, not helped
by AMD's out-of-range shift behaviour being both undocumented and
bizarre.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1435

New irop Iop_MullEven*
 - a widening un/signed multiply of even lanes

Recast misused irops Iop_MulLo/Hi* as Iop_MullEven*

git-svn-id: svn://svn.valgrind.org/vex/trunk@1434

Handle jecxz in addition to jrcxz.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1433

Handle address-size overrides in the common case (explicit memory references).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1432

Handle any number of 0x66 (operand-size-override) prefixes.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1431

wibble

git-svn-id: svn://svn.valgrind.org/vex/trunk@1430

API change: make the handling of syscall-denoting instructions a bit
more general, so as to facilitate handling different combinations of
syscall/int more easily.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1429

Generate offsets for all amd64 integer registers.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1428

Implement 66 0F 11 = MOVUPD (untested)

git-svn-id: svn://svn.valgrind.org/vex/trunk@1427

Tidy up a couple of format strings.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1426

x86 front end: implement in/out insns.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1425

Fill in a few missing Altivec cases:
- rename Iop_Perm to Iop_Perm8x16
- backend: handle Iop_CmpNEZ8x16
- frontend: for vperm, mask off all irrelevant parts of the steering values

git-svn-id: svn://svn.valgrind.org/vex/trunk@1424

Remove inefficient and not-completely-general logic in addHRegUse and
replace with something general and simpler.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1423

Minor altivec changes:
- vsplt{b,h,w}: guarantee to always produce in-range shifts
- lvs{l,r}: mask second arg to helper so assertion in helper doesn't fire.
  Also pass in offset to dest rather than reg #.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1422

Unbreak build.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1421

API change: pass both the VexGuestExtents and the original
pre-redirection guest address to instrumentation functions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1420

Build fixes for gcc-2.96 (which does not allow declarations after the
first statement in a block).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1419

Handle the out-of-range shift cases for slw/srw in a different way
which creates less IR and fewer insns at the back end.  Worth about 2%
running bzip2 -d with --tool=none.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1418

Enable chasing of unconditional branches and calls.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1417

Special-case rlwnms which are really slwi or srwi.  This gives about
1% translated code size improvement for run-of-the-mill integer code.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1416

Handle FUCOM %st(0),%st(?).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1415

Handle BT/BTS/BTR/BTC at size 4 as well as 8.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1414

Implement JRCXZ.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1413

Handle the redundant-encoding (Grp5) versions of {inc,dec}{b,w}.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1412

Handle SSE2 pmaddwd.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1411

Implement SSE2 psadbw.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1410

Implement LAHF.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1409

Implement the 0F 7F encoding for movq mmreg, mmreg.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1408

Enable Xin_MFence on VexSubArchX86_sse0.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1407

Fix various adc/sbb instruction variants.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1406

x86 front end: implement FXTRACT.  I knew there was a reason I'd been
avoiding this ...

git-svn-id: svn://svn.valgrind.org/vex/trunk@1405

Some AltiVec vector-multiply arith insns
(those that don't need >32bit signed adds)
 - vmhaddshs, vmhraddshs, vmladduhm, vmsumubm, vmsumuhm, vmsumshm

git-svn-id: svn://svn.valgrind.org/vex/trunk@1404

spacing and var name chages only
 - 'saturated' op names get a preceding Q instead of a trailing S

git-svn-id: svn://svn.valgrind.org/vex/trunk@1403

More AltiVec: shifts and rotates
 - vrl*, vsl*, vsr*

git-svn-id: svn://svn.valgrind.org/vex/trunk@1402

Rename primop Iop_Rot* Iop_Rotl*

git-svn-id: svn://svn.valgrind.org/vex/trunk@1401

Added packing/unpacking AltiVec insns
 - vpk*, vupk*

git-svn-id: svn://svn.valgrind.org/vex/trunk@1400

Added AltiVec permutation insns:
 - vperm, vsldoi, vmrg*, vsplt*

git-svn-id: svn://svn.valgrind.org/vex/trunk@1399

Couple more primops: Iop_ShlN8x16, Iop_ShrN8x16, Iop_SarN8x16

git-svn-id: svn://svn.valgrind.org/vex/trunk@1398

Makefile fixes:

- Fix default compiler better
- Add dummy install target to help V's build system
- Don't hardwire 'ar' (fix for #112199).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1397

Added AltiVec integer compare insns.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1396

Implemented simple AltiVec arithmetic insns:
 - add, sub, max, min, avg, hi/lo mul
   and all varieties thereof: (un)signed, (un)saturated, 8|16|32 lane size...

fixed backend hi/lo_mul: only valid for 16|32 bit lanes, not 8.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1395

Added AltiVec sub-vector load/store insns:
  lvebx, lvehx, lvewx, stvebx, stvehx, stvewx

git-svn-id: svn://svn.valgrind.org/vex/trunk@1394

implemented vaddcuw
backend:
 Iop_ShrN32x4, Iop_Add32x4, Iop_CmpGT32Ux4
 fixed emit_Instr::Pin_AvSplat for negative nums
 fixed mk_AvDuplicateRI for imm's 16:31, -32:-17 inclusive

git-svn-id: svn://svn.valgrind.org/vex/trunk@1393

more altivec insns: vsr, vspltw
 - only working with with --tool=none

back-end:
 hdefs:
  new type for PPC32Instr_AvSplat:
    PPC32VI5s => {vector-reg | signed-5bit-imm}
  fixed ShlV128, ShrV128 to shift the full 128bits

 isel:
  implemented Iop_Dup32x4, Iop_ShrV128

  new function mk_AvDuplicateRI()
   - takes in ri_src (imm|reg, latter of type 8|16|32)
     returns vector reg of duplicated lanes of ri_src
     avoids store/load for immediates up to simm6.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1392

implemented guest-ppc32 lvsl, lvsr using dirty helper function

git-svn-id: svn://svn.valgrind.org/vex/trunk@1391

yet another new IR primop: Iop_QNarrow32Ux4

git-svn-id: svn://svn.valgrind.org/vex/trunk@1390

Added a number of new IR primops to support integer AltiVec insns

git-svn-id: svn://svn.valgrind.org/vex/trunk@1389

a couple more simple altivec insns
 - vandc, vnor, vsel

git-svn-id: svn://svn.valgrind.org/vex/trunk@1388

ppc guest_state vector regs must be 16byte aligned for loads/stores

git-svn-id: svn://svn.valgrind.org/vex/trunk@1387

front end:
 - implemented insns: mfvscr, mtvscr, vand, vor, vxor
 - fixed default vscr: enable non-java mode

back end:
 - implemented enough to satisfy the front end: V128to32, 32UtoV128, not, and, or, xor
 - fixed conversions to/from v128 to use quad-word-aligned stack addressing for their vector load/stores

git-svn-id: svn://svn.valgrind.org/vex/trunk@1386

reinstated altivec insn disassembly framework
 - no more insns implemented, just easier to see what insn is needed when we hit an unhandled insn.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1385

Typechecker cleanups (non-functional changes)

git-svn-id: svn://svn.valgrind.org/vex/trunk@1384

iselInt64Expr: handle 64-bit Mux0X.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1383

Fix mcrxr.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1382

reinstate lhau, lhaux, sthux, mcrxr

git-svn-id: svn://svn.valgrind.org/vex/trunk@1381

implemented Iop_64HLtoV128 in iselVecExpr_wrk

git-svn-id: svn://svn.valgrind.org/vex/trunk@1380

Reinstate stfdux, fctiw.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1379

Cleanups:
- remove various unused vars
- try and use ea_standard/ea_rA_or_zero where possible to do
  effective-address computations

git-svn-id: svn://svn.valgrind.org/vex/trunk@1378

rm unused vars in dis_int_ldst_str

git-svn-id: svn://svn.valgrind.org/vex/trunk@1377

Implement stswi/stswx.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1376

Enhance the dead-code removal pass so that it detects unconditional
side exits and deletes all code after them.  This helps clean up the
IR created by {l,st}sw{i,x} from the ppc32 front end.  It's also a
general transformation which ought to have been implemented long ago.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1375

Implement lswi and lswx.  The generated IR should be good for
instrumentation by memcheck and does not reference any memory it
should not.  Unfortunately the IR is long and inefficient.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1374

Reinstate stwbrx.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1373

Reinstate crand, crnand, crorc.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1372

Implement mftb{,u}.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1371

Remove some helper functions to do with flag handling.  These are
unused because the relevant computations are now done in line.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1370

Reinstate lwbrx.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1369

Observe any externally supplied $(CC).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1364

Don't even mention malloc, since it screws up statically linked, glibc
Valgrind.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1363

Implement MOVUPS -- move from G (xmm) to E (mem or xmm) [UNVERIFIED]

git-svn-id: svn://svn.valgrind.org/vex/trunk@1362

vex_printf/sprintf hackery.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1361

Build rflag thunk for adc/sbb correctly.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1353

amd64: Handle BT/BTS/BTR/BTC Gv, Ev.
x86:   Fix signedness bug in existing BT/BTS/BTR/BTC Gv, Ev code.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1352

Fix incorrect building of the flags thunk after ADC and SBB.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1351

Enable ADC Ib, AL.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1350

Implement LOOP{,E,NE}.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1349

Rename a couple of inconsistently-named helper functions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1348

Whitespace-only change.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1347

Implement RDTSC (amd64).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1346

Rename a couple of inconsistently-named helper functions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1345

Implement RDTSC on x86.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1344

Implement LOOP/LOOPE/LOOPNE.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1343

Enable testing of RCL insns.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1342

Support x86 RCL instructions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1341

On a PPC32Instr_Call, don't merely record how many integer registers
carry parameters.  Instead record the actual identities of such
registers in a bitmask.  This is necessary because the PPC calling
conventions have "holes" in the register ranges.  For example, a
routine taking an UInt(32-bit) first param and an ULong(64-bit) second
param passes the first arg in r3 but the second one in r5 and r6, and
r4 is not used.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1340

Add tested but unused code just in case it is useful at some point in
the future: a potentially more memcheck-friendly implementation of
count-leading-zeroes.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1339

dis_Grp2: decode address mode correctly

git-svn-id: svn://svn.valgrind.org/vex/trunk@1334

Handle Iop_Sar16, so that front end amd64 "cwtd" does not bomb.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1333