Merge from trunk, r2080 (Handle PCMPxSTRx $0x00.)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2096

Merge from trunk, r2079 (Tolerate redundant REX.W in POPQ m64.)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2095

Merge from trunk, r2078 (Add support for AAD and AAM (base 10 only).)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2094

Merge from trunk, r2076 (Implement SSE4.x EXTRACTPS, BLENDVPD,
BLENDVPS, PBLENDVB.)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2093

Merge from trunk, r2075 (Implement SSE4.1 PBLENDW.)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2092

Merge from trunk, r2074 (Handle non-immediate-rounding-mode versions
of ROUND{P,S}{S,D}.)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2091

Merge from trunk, r2072 (Implement ROUNDPD and ROUNDPS (imm rounding
mode only).)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2090

Merge from trunk, r2073 (Fix bug in ppc64g_dirtyhelper_LVS)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2089

Merge from trunk, r2067 (Add support for SMSAD{X}, SMLSD{X}, USAD{A}8.)

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2068

Create VEX_3_6_BRANCH as a copy of trunk r2065.

git-svn-id: svn://svn.valgrind.org/vex/branches/VEX_3_6_BRANCH@2066

Update copyright notices.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2065

Handle NOP.W (Thumb) and NOP (ARM).  Partial fix for #253636.
Add a comment re conditionalisation of Thumb memory barrier insns.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2064

Fix bogus register constraints for ARM mode LDREX and STREX.
Derived from a patch by Rodrigo Belem <rodrigo.belem@openbossa.org>
Partially fixes #253636.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2063

NEON front end: fix bugs in VMIN, VZIP, VRSHL.
(Dmitry Zhurikhin, zhur@ispras.ru), no bug number.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2062

Fix some enum type confusion in host_arm_defs.[ch].
(Dmitry Zhurikhin, zhur@ispras.ru), no bug number.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2061

Thumb instructions: instead of generating tons of lardy boilerplate IR
to compute the guarding condition for instructions, and then leaning
heavily on ir_opt to almost always fold it out, avoid generating it in
the first place if it's not necessary, as per the ITxxx optimisation
analysis.  This reduces startup time of Thumb applications by 0%-30%
by reducing the amount of time the JIT has to spend translating.  No
effect on ARM instructions since those don't require a complex IR
preamble to establish the gating condition.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2060

Give all the ARM code generation enums non-overlapping value ranges, so
as to get better diagnostic information about type errors from gcc-4.5.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2059

Improve constant folding of expressions of the form 'op(t,t)'
where t is an IRTemp.  This superficially fixes #213865, although
it doesn't actually fix all the Intel-prescribed dependency-breaking
cases tterrib listed there.  The newly-handled cases here are:

OrV128(t,t) ==> t
Sub64(t,t) ==> 0
CmpEQ64(t,t), CmpEQ8x8(t,t), CmpEQ8x16(t,t)  ==> all-1s

git-svn-id: svn://svn.valgrind.org/vex/trunk@2058

Add alignment checks to MOVDQA and a bunch of other SSE insns which
require them but for which they were missing.  Fixes #153699.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2057

Handle the undocumented but apparently-actually-used instruction
MOVSWW [tentative fix].  Fixes #250799.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2056

amd64 CPUID: don't claim that the guest supports AES insns,
since it doesn't.  Fixes #249991.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2055

Comment-only change.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2054

Increase the size of the JIT's scratch working area from 4MB to 5MB.
This is needed to handle long blocks of NEON code with Memcheck
--track-origins=yes.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2053

On ARM, request precise exceptions for R7.  This is needed to
get sane stack traces in Thumb code.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2052

Support PCLMULDQ (Emmanuel Thomé, Emmanuel.Thome@gmail.com).
Fixes #251251.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2051

Track (but ignore) the state of %RFLAGS.ACFLAG, since that is
necessary for proper CPUID checking.  (pepp, pelloux+kde@gmail.com)
Fixes #249943.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2050

Handle Ity_I128 in sizeofIRType.  (Florian Krohm, britzel@acm.org).
Fixes #247875.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2049

Support CMPXCHG reg, reg on amd64.  (Vince Weaver, vince@csl.cornell.edu).
Fixes #246311.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2048

Handle ADC Iv, eAX and SBB Iv, eAX (Jakub Jelinek, jakub@redhat.com)
Fixes #211410.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2047

Support REV and REV16 in Thumb mode, both short and long encodings.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2046

Implement (Thumb) ORN (immediate) and ORN (register).  Fixes #252326.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2045

Implement v7 barrier insns (DMB, DSB, ISB) in Thumb mode
(Peter Maydell, peter.maydell@linaro.org).  Fixes #252253.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2044

Implement LDREX and STREX in Thumb mode.  Fixes #252258.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2043

Implement RBIT in ARM mode.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2042

LibVEX_GuestARM_get_cpsr: set CPSR.Q, .GE, .T and .M
in the resulting value.  Fixes #251362.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2041

Implement (ARM): REV, REV16, SMMUL.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2040

Fix incorrect handling of VTRN.32 insn.  (Dmitry Zhurikhin, zhur@ispras.ru)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2039

Accept d16-d31 register arguments in VFP code.  Fixes #244493.
(Dmitry Zhurikhin, zhur@ispras.ru)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2038

Add some 32-bit SIMD integer primops, and use these to shorten up the
implementation of some ARM media v6 instructions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2037

Implement UHADD8.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2036

Implement SSUB8.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2035

In ARM mode: enable LDRD/STRD of the form "reg, [reg], reg"

git-svn-id: svn://svn.valgrind.org/vex/trunk@2034

Implement SADD16, SSUB16, SASX, SMLAWB, SMLAWT.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2033

If the host does not support Neon, then don't accept Neon instructions
on the guest-side.  Related to #249775.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2032

Handle 16Uto64, which can now show up at the back end as a
result of more iropt folding introduced in r2030.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2031

Minor amd64 instruction selection improvements, leading to a
1% generated code size reduction for perf/bz2.c running on
Memcheck:

- reduce the amount of pointless cast-of-a-cast code by
  rewriting it out at tree-creation time in ir_opt.c

- generate movslq for 32Sto64

- generate movzbq for 8Uto64(LD(...)), ditto movzwq for 16-bit loads

git-svn-id: svn://svn.valgrind.org/vex/trunk@2030

Support new PowerISA_2.05 instructions available on Power6 CPUs.
(Maynard Johnson, maynardj@us.ibm.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2029

Support the DCBZL instruction.  Also, query the host CPU at startup
time to find out how much space DCBZL really clears, and make the
guest CPU act accordingly.  (VEX-side changes)
(Dave Goodell, goodell@mcs.anl.gov)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2028

Enable BX PC in Thumb mode.  Partial fix for #249775.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2027

Handle RBIT (bit-reverse) in Thumb mode.  Partial fix for #249924.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2026

Avoid genSpill/genReload asserts for VFP spills/reloads with offsets
greater than 1024 from the baseblock pointer.

Also, update comments on the use of r12.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2025

Reduce to 5 the number of available Q (128-bit) registers available
to the allocator, in an attempt to make register allocation a bit
faster on ARM.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2024

Support the PLI instruction (icache preload hint) in ARM mode, so
as to make self-hosting on ARM work.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2023

Fix debug printing for Neon VLDn/VSTn instructions.
(Kirill Batuzov <batuzovk@ispras.ru)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2022

Fix generation of writeback values in Neon VLDn/VSTn instructions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2021

Add support for v6 media instructions in both ARM and Thumb modes.
(Donna Robinson, donna@valgrind.org)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2020

Handle "Special" instructions in Thumb mode: "R3 = guest_NRADDR" and
"branch-and-link-to-noredir R4".  This makes function wrapping work in
Thumb mode.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2019

Fix some compiler complaints when building on 64-bit platforms.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2018

Fix various compiler warnings and remove an unused function.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2017

Merge from branches/THUMB: new IR primops and associated
infrastructure, needed to represent NEON instructions.  Way more new
ones than I would like, but I can't see a way to avoid having them.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2016

Merge from branches/THUMB: hwcaps for ARM.  May get simplified since
in fact ARM v5 and v6 are not supported targets -- ARMv7 remains the
minimum supported target.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2015

Merge from branches/THUMB: back end changes to support NEON code generation.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2014

Merge from branches/THUMB: front end changes to support:
* Thumb integer instructions
* NEON in both ARM and Thumb mode
* VFP in both ARM and Thumb mode
* infrastructure to support APSR.Q flag representation

git-svn-id: svn://svn.valgrind.org/vex/trunk@2013

Merge from branches/THUMB: A spechelper interface change that allows
the helper to look back at the previous IR statements.  May be backed
out if it turns out no longer to be needed for optimising Thumb
translations.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2012

Enable SSE 4.1 and 4.2 by default on x86_64.  (x86 remains stuck
at SSE3, at least for the time being.)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2011

Add a moderately comprehensive implementation of the SSE4.2 string
instructions PCMP{I,E}STR{I,M}.  They are an absolute nightmare of
complexity.  Most of the 8-bit data processing variants are supported,
but none of the 16-bit variants.

Also add support for PINSRB and PTEST.

With these changes, I believe Valgrind supports all the SSE4.2
instructions used in glibc-2.11 on x86_64-linux, as well as anything
that gcc can emit.  So that gives fairly good coverage.

Currently these instructions are handled, but CPUID still claims to be
an older, non-SSE4 capable Core 2, so that software that correctly
checks CPU features should not use them.  Following further testing I
will enable the relevant SSE4.2 bits in CPUID.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2010

Add partial support for the SSE 4.2 PCMPISTRI instruction, at least
for (some of) the sub-cases that glibc uses (64-bit mode only).  Also,
prepare for transitioning CPUID in 64-bit mode to indicate SSE4.2
support (not yet enabled).

Be warned, this commit will require a from-clean rebuild of Valgrind.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2001

Update for Core iX.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2000

Don't trash the ELF ABI redzone for amd64 when emulating BT{,S,R,C}
reg,reg.  Fixes (well, at least, makes an appalling kludge a bit less
appalling) #245925.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1997

Add a folding rule for 32Sto64.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1996

Only decode LZCNT if the host supports it, since otherwise we risk
confusing it with BSR.  Followup to #212335.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1995

Support the amd SSE4.something LZCNT instruction.  Fixes #212335
and its various clones, at least #227551, #241290 and #240639.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1994

Handle mov[ua[pd G(xmm) -> E(xmm) case, which is something binutils
doesn't produce, presumably because it uses the E->G encoding for xmm
reg-reg moves.  Fixes #238713.  (Pierre Willenbrock,
pierre@pirsoft.de).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1993

x86/amd64 FXTRACT: mimic the Core i5 behaviour when the argument is a
negative NaN.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1992

Ignore a redundant REX.W prefix on an MMX pinsrw instruction
(Dan Gohman, dgohman@gmail.com).  Fixes #239992.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1991

Add a program for printing out cpuid info.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1990

Support the SSE4 insn 'roundss' in 32-bit mode.  Lack of this was
causing problems for people running 32-bit apps on MacOSX 10.6 on
newer hardware.  Fixes #241377.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1987

Implement ROUNDSS (partial implementation, in the case where
the rounding mode is specified within the instruction itself).

git-svn-id: svn://svn.valgrind.org/vex/trunk@1986

Implement ROUNDSD (partial implementation, in the case where
the rounding mode is specified within the instruction itself).
Fixes #197266.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1985

Implement SSE4 instructions: PCMPGTQ PMAXUD PMINUD PMAXSB PMINSB PMULLD
I believe this covers everything that gcc-4.4 and gcc-4.5 will generate
with "-O3 -msse4.2".  Note, this commit changes the set of IR ops and so
requires a from-scratch rebuild of the tree.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1984

Implement more SSE4 instructions:
PINSRD PMINUD POPCNTW POPCNTL POPCNTQ

git-svn-id: svn://svn.valgrind.org/vex/trunk@1983

Implement SIDT and SGDT as pass-throughs to the host.  It's a pretty
bad thing to do, but I can't think of a way to virtualise these
properly.  Patch from Alexander Potapenko.  See
https://bugs.kde.org/show_bug.cgi?id=205241#c38

git-svn-id: svn://svn.valgrind.org/vex/trunk@1982

Implement XADD reg,reg (Nicolas Sauzede, nicolas.sauzede@st.com).
Fixes #195662.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1981

Enable FISTS.  Fixes #234037.  (Bradley Baetz, bbaetz@gmail.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@1980

Handle v7 memory fence instructions: ISB DSB DMB and their v6 equivalents:
mcr 15,0,r0,c7,c5,4     mcr 15,0,r0,c7,c10,4    mcr 15,0,r0,c7,c10,5
respectively.  Re-emit them in the v6 form so as not to inhibit possible
support for v6-only platforms in the future.  Extended version of a patch
from Alexander Potapenko (glider@google.com).  Fixes bug 228060.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1979

Handle more x86 NOP forms, as required by Fedora 13.  Fixes bug
233576.  Jakub Jelinek <jakub@redhat.com>.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1978

Update copyright dates to 2010 and change license to standard GPL2+.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1977

(re-commit r1976):
Added new SSE4.1 instruction:
  PMAXUD

git-svn-id: svn://svn.valgrind.org/vex/trunk@1976

(re-commit r1975):
Added new SSE4.1 instruction:
  PINSRQ

git-svn-id: svn://svn.valgrind.org/vex/trunk@1975

(re-commit r1974):
Fix up printing for some of the SSE4.1 insns.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1974

(re-commit r1973):
Added new SSE4.1 instructions:
  PEXTRW, PEXTRQ, PEXTRD, PEXTRB

git-svn-id: svn://svn.valgrind.org/vex/trunk@1973

(re-commit r1972):
Fixed copy+paste error in R1971

git-svn-id: svn://svn.valgrind.org/vex/trunk@1972

(re-commit r1971)
Added new SSE4 instructions PMINSD, PMAXSD.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1971

(re-commit r1970):
Tested BLENDPS
Added new SSE4 instructions DPPD and DPPS

git-svn-id: svn://svn.valgrind.org/vex/trunk@1970

iselVecExpr_wrk: 128-bit constants: handle all 16 cases
                 of the form 0x0000 .. 0xFFFF.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1969

Added new SSE4 instruction BLENDPS (backend needs a fix before testing)
Tested PMOVSXBW
Tested INSERTPS
Tested BLENDPD and fixed typo

git-svn-id: svn://svn.valgrind.org/vex/trunk@1968

Enable PMOVSXBW and fix lane shift widths.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1967

Handle a few more cases in 128-bit constant generation, needed by
front end changes in r1965.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1966

Added new SSE4 instructions:
  BLENDPD, INSERTPS (closes Bug #232069), PMOVSX, PMOVZX.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1965

Support FTOUIS, UXTAB, SXTAH.

git-svn-id: svn://svn.valgrind.org/vex/trunk@1964