Add a folding rule: XorV128(t,0) ==> t.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2912

arm64: implement remaining SQDMULH and SQRDMULH cases.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2911

Improve infrastructure for dealing with endianness in VEX.  This patch
removes all decisions about endianness from VEX.  Instead, it requires
that the LibVEX_* calls pass in information about the guest or host
endianness (depending on context) and in turn it passes that info
through to all the places that need it:

* the front ends (xx_toIR.c)
* the back ends (xx_isel.c)
* the patcher functions (Chain, UnChain, PatchProfInc)

Mostly it is boring and ugly plumbing.  As far as types go, there is a
new type "VexEndness" that carries the endianness.  This also makes it
possible to stop using Bools to indicate endianness.  VexArchInfo has
a new field of type VexEndness.  Apart from that, no other changes in
types.

Followups: MIPS front and back ends have not yet been fixed up to use
the passed-in endianness information.  Currently they assume that the
endianness of both host and guest is the same as the endianness of the
target for which VEX is being compiled.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2910

arm64: implement:
{sqdmlal,sqdmlsl,sqdmull}{d_s_s[],s_h_h[]}
{sqdmlal,sqdmlsl,sqdmull}{d_s_s,s_h_h}
{sqdmlal,sqdmlsl,sqdmull}{2d_(2s_2s)/(4s_4s), 4s_(4h_4h)/(8h_8h)}
sqrdmulh 4s,2s,8h,4h (vector)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2909

Comment-only change.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2908

arm64: implement: sqneg, {u,s}q{add,sub} (scalar),
{sqdmlal,sqdmlsl,sqdmull} (vector x element)

As part of this, rename Iop_QDMulLong* to Iop_QDMull* so as to be
consistent with their non-saturating equivalents.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2907

Initialise a couple of scalars that gcc -Og thinks might be
uninitialised, presumably because at -Og it doesn't do enough
block straightening-outening or whatever to see that they are
always assigned before use.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2906

Add a few more algebraic optimisations for Iop_And8/16.
Observed on s390.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2905

Remove fields from VexAbiInfo that only had relevance to the old AIX5
port: guest_ppc_sc_continues_at_LR and host_ppc32_regalign_int64_args.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2904

Comment out an unsed function to avoid a compiler warning.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2903

Fix algebraic simplification for Iop_AndV256.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2902

arm64: implement: LD1/ST1 (multi 1-elem structs, 2 regs, post index)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2901

arm64: implement "mrs Xt, cntvct_el0" by pass-through to the host.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2900

arm64: implement: {sli,sri} (vector & scalar), sqabs (vector & scalar)

Fix instruction decoding bug in dis_AdvSIMD_vector_x_indexed_elem
introduced in r2874 but not exposed until recently.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2899

arm64: implement: shll #imm, shrn #imm, rshrn #imm,
{smlal,umlal,smlsl,umlsl,smull,umull} (elem)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2898

arm32: support (ARM) PLDW [reg, reg].  The non-W variant was already
accepted.  Fixes #323178.  (vasily.golubev@gmail.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2897

arm32: support (ARM) PLDW [reg, #imm].  The non-W variant was already
accepted.  Fixes #323179.  (vasily.golubev@gmail.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2896

arm64: implement: sadalp uadalp saddlp uaddlp saddlv uaddlv saddw{2}
uaddw{2} ssubw{2} usubw{2} shadd uhadd shsub uhsub sqadd uqadd sqsub
uqsub smaxp umaxp sminp uminp

git-svn-id: svn://svn.valgrind.org/vex/trunk@2895

arm64: change the representation of FPSR.QC so that it can be
used efficiently to record SIMD saturation, and remove support
for all other bits of FPSR, since we don't model them anyway.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2894

arm64: implement: sabal uabal sabdl uabdl saddl uaddl ssubl usubl
smlal umlal smlsl umlsl smull umull

git-svn-id: svn://svn.valgrind.org/vex/trunk@2893

arm64:
* implement: rev32, rev64, saba, uaba, sabd, uabd.
* factor out a large number of duplicated expressions of the form
  bitQ == 0 ? unop(Iop_ZeroHI64ofV128, mkexpr(t)) : mkexpr(t)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2892

arm64: implement: rbit 16b,8b, rev16 16b,8b

git-svn-id: svn://svn.valgrind.org/vex/trunk@2891

Rename the vector subparts-of-lanes-reversal IROps to names
that are easier to understand.  No functional change.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2890

The vector versions of the count leading zeros/sign bits primops
(Iop_Cls* and Iop_Clz*) misleadingly imply a signedness in the
incoming lanes.  Rename them to fix this.  Fixes #326026.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2889

arm64: implement pmull{2}.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2888

arm64: implement:
LD3/ST3 (multi 3-elem structs, 3 regs, post index) (2d variants only)
pmul 16b_16b_16b, 8b_8b_8b

git-svn-id: svn://svn.valgrind.org/vex/trunk@2887

Remove commented out junk which is never going to get used.
No functional change.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2886

Fix bogus-looking assertion.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2885

Implement LD1/ST1 {3 regs . 16b}, [ea]  (no offset)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2884

arm64: more SIMD instructions:
ins (vec[], vec[])
mla, mls, mul (vec, vec, vec[])
various more movi/mvni cases
not 16b/8b

git-svn-id: svn://svn.valgrind.org/vex/trunk@2883

Fix an enum type confusion, PPCAvFpOp vs PPCAvOp, as excellently
detected by Clang.  Gcc, are you paying attention?

git-svn-id: svn://svn.valgrind.org/vex/trunk@2882

Increase the number of vector registers available for allocation from
3 to 5.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2881

Implement: dup_{d_d[], s_s[], h_h[], b_b[]}, ext

git-svn-id: svn://svn.valgrind.org/vex/trunk@2880

Implement: orr_{8h,4h}_imm8_shifted, orr_{4s,2s}_imm8_shifted,
bic_{8h,4h}_imm8_shifted, bic_{4s,2s}_imm8_shifted, cls_std6_std6,
cm{eq,ge,gt,hi,hs,tst}_d_d_d, cm{ge,gt,le,lt}_d_d_zero,
cnt_{16,8}b_{16,8}b

git-svn-id: svn://svn.valgrind.org/vex/trunk@2879

arm64: implement: addp std7_std7_std7, addv vector, addp d_2d

git-svn-id: svn://svn.valgrind.org/vex/trunk@2878

arm64: implement: abs d_d, neg d_d, abs std7_std7, addhn, subhn, raddhn, rsubhn

git-svn-id: svn://svn.valgrind.org/vex/trunk@2877

Remove temporary front end scaffolding for Cat{Even,Odd}Lanes
and Interleave{LO,HI} operations, and instead generate real
UZP1/UZP2/ZIP1/ZIP2 instructions in the back end.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2876

Implement LD1R (single structure, replicate).

git-svn-id: svn://svn.valgrind.org/vex/trunk@2875

Implement FMUL 2d_2d_d[], 4s_4s_s[], 2s_2s_s[].

git-svn-id: svn://svn.valgrind.org/vex/trunk@2874

Remove the old SIMD decoder entirely.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2873

Move remaining implemented SIMD instructions into the new SIMD/FP
decoding framework.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2872

Reimplement the SIMD and FP instruction decoder, so as to avoid huge
amounts of duplicated decode, and to follow the documentation more
closely.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2871

mips: Fix non mips compiler warning.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2870

Support ADC/ADCS/SBC/SBCS.  Fixes #335496.  (dimitry@google.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2868

Support the "ishst" variant of "dmb".  Fixes #335263.  (dimitry@google.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2867

Support movi_{16b,8b}_#imm8.  Fixes #335262.  (dimitry@google.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2866

mips64: Support for Cavium MIPS Octeon Atomic and Count Instructions.

Implement Cavium MIPS specific instructions:
baddu, pop, dpop, saa, saad, laa, laad, lai, laid, lad, ladd, law, lawd,
las, lasd, lac, lacd

Fixes BZ #327223.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2865

Implement PCMPxSTRx cases 0x0E, 0x34, 0x14, and reformat some of the
associated switch statements.  Fixes #326469, #327639, #328878
respectively.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2864

Implement SHL_d_d_#imm.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2863

Initial front-end fixings needed to handle code generated by gcc-4.9
on arm64-linux.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2862

Implement VFPv4 VFMA and VFMS (F32 and F64 versions).  Fixes #331057.
Patch from Janne Hellsten (jjhellst@gmail.com) with algebraic
rearrangement for the VFMS cases so as to make result signs match with
the hardware when some of the inputs are infinities.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2861

Thumb encoding: fix assertion failure caused by
"ldr.w pc, [reg, #imm]".  Fixes #333428.  (dimitry@google.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2860

Thumb encoding: correctly deal with misaligned loads of the form
   LD Rt, [Rn +/- #imm12]  when Rn == PC
Fixes #333145.  (dimitry@google.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2859

Recognize MPX instructions and bnd prefix. Bug #333666.

Recognize and parse operands of new MPX instructions BNDMK, BNDCL,
BNDCU, BNDCN, BNDMOV, BNDLDX and BNDSTX. Also recognize bnd (F2) prefix
for CALL (E8,FF/2), RET (C2,C3), JMP (EB,E9,FF/4) and Jcc (70-7F,0F 80-8F).
All new MPX instructions are currently NOPs and the bnd prefix is ignored.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2858

Handle "blr lr" correctly -- read the destination register
_before_ writing the return address in LR.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2857

Enable 'smulh'.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2856

Handle IRStmt::STle of type F32.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2855

Allow early-writeback for the cases
   stp d, d, [sp,#-imm]!
   stp s, s, [sp,#-imm]!
as well as for the existing case
   stp q, q, [sp,#-imm]!

git-svn-id: svn://svn.valgrind.org/vex/trunk@2854

Fix assertion failures resulting from change of arity of
Iop_{Add,Sub,Mul}32Fx4 introduced in r2809, in which said IROps
acquired a rounding-mode argument.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2853

Renaming only (no functional change): rename IR artefacts to do
with i-cache invalidation to be more consistent with new d-cache
invalidation functionality:
  Ijk_TInval          -> Ijk_InvalICache
  TISTART             -> CMSTART (CM == "Cache Management")
  TILEN               -> CMLEN
  VEX_TRC_JMP_TINVAL  -> VEX_TRC_JMP_INVALICACHE

git-svn-id: svn://svn.valgrind.org/vex/trunk@2852

ARM64: add support for cache management instructions (VEX side):
  dc cvau, regX
  ic ivau, regX
  mrs regX, ctr_el0
Fixes #333228 and #333230.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2851

x87 instructions FSIN, FCOS, FSINCOS and FPTAN: handle out-of-range
arguments correctly.  Mozilla bug 995564.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2850

Finish off vector integer comparison instructions, and
vector shift-by-immediates (Shr/Shl/Sar) instructions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2849

Handle Iop_Max32U, so as to make origin tracking in Memcheck work.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2848

{FMOV,MOVI} (vector, immediate): fix incorrect DIP format string

git-svn-id: svn://svn.valgrind.org/vex/trunk@2847

Implement
LD2/ST2 (multiple structures, post index) (some cases)
LD1/ST1 (multiple structures, no offset)  (some cases)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2846

Implement TBL and TBX instructions.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2845

Add a couple more constant folding rules for vectors.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2844

Bug 332658 - ldrd.w r1, r2, [PC, #imm] does not adjust for 32bit alignment
(dimitry@google.com)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2843

Implement FCM{EQ,GE,GT}, FAC{GE,GT} (vector).

git-svn-id: svn://svn.valgrind.org/vex/trunk@2842

mips32: Avoid compiler warnings.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2841

Un-break the arm32 compilation pipeline following the change of
arity of Iop_Mul32Fx4, Iop_Sub32Fx4, Iop_Add32Fx4 in r2809.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2840

LDRD/STRD reg+/-#imm8: allow PC as the base register in the
case "ldrd Rt, Rt2, [PC, #+/-imm8]".  n-i-bz.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2839

Correctly handle add(hi) when the destination register is the PC.
Fixes #332037.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2838

Back-end handling of Iop_CmpNEZ32x4, Iop_CmpNEZ16x8, Iop_CmpNEZ8x16,
needed for Memchecking of SIMD arm64 code.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2837

Implement a couple of backend artefacts needed by Memcheck on large
applications:
  Iop_CmpNEZ64x2 expressions
  Ijk_NoRedir block terminators

git-svn-id: svn://svn.valgrind.org/vex/trunk@2836

Do early writeback of the base register for the following instruction
forms, to stop Memcheck complaining about writes below the stack
pointer:
  str x3, [sp,#-16]!
  stp q0, q1, [sp,#-512]!

git-svn-id: svn://svn.valgrind.org/vex/trunk@2835

* iselIntExpr_AMode_wrk: generate correct code for the case
  "Sub64(expr,simm9)."

* handle 1Uto64(arbitrary-expression)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2834

Support extra instruction bits and pieces, enough to get Firefox started:
* more scalar int <-> FP conversions
* more vector integer narrowing
* a few more vector shift by imm cases
* FCVTAS (kludged)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2833

mips32: Fix the problem with reading the guest_FCSR register from the wrong guest state.

When Valgrind isn't executed in mode64, register fcsr need to read from the VexGuestMIPS32State.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2832

Fix error in 64-bit and smaller load versions of
LDR/STR (immediate, SIMD&FP, unsigned offset)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2831

Implement REV16, REV32, FCVTN, SHL (vector, immediate), NEG (vector)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2830

Remove redundant FMOV (vector, immediate) case.
Minor comment fixes.
Fix bugs in {U,S}{MIN,MAX}V, {U,S}{MIN,MAX}, {S,U}SSHL

git-svn-id: svn://svn.valgrind.org/vex/trunk@2829

Select and emit insns for
Iop_ZeroHI64ofV128 Iop_Max8Sx16 Iop_Min8Sx16

git-svn-id: svn://svn.valgrind.org/vex/trunk@2828

mips32: Fpu guest registers are ULong and the initial values need to be
extended.

Because we are supporting both big and little endian mips32 we need to
make sure that the initial values for the fpu registers are the same for both
endian.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2827

Implement a few more integer instructions:
NOP
LDA{R,RH,RB}
STL{R,RH,RB}
RBIT

git-svn-id: svn://svn.valgrind.org/vex/trunk@2826

mips32: Fix the problem with the floating point compare instruction on mips32.

This patch is fixing the problem with emitting Iop_CmpF64.
Problem was introduced while running Valgrind for mips with v8 javascript engine.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2825

* add a kludgey fix for "mrs rT, dczid_el0"
* make ISB and DSB really generate memory barriers

git-svn-id: svn://svn.valgrind.org/vex/trunk@2824

First pass at implementation of load/store exclusive and
load/store exclusive w/ read-acquire/store-release:
LD{,A}X{R,RH,RB}
ST{,L}X{R,RH,RB}

git-svn-id: svn://svn.valgrind.org/vex/trunk@2823

Implement unchainXDirect_ARM64.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2822

mips32: VEX Support for 64bit FPU on MIPS32 platforms.

This patch is adding support for mips32 with 64bit FPU.
Assume that floating-point registers are 64 bits wide.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2821

Implement more aarch64 vector insns:
CM{EQ,HI,HS,GE,GT,TST,LE,LT} (vector)
{EOR,BSL,BIT,BIF} (vector)
{USHR,SSHR} (vector, immediate)
{U,S}SHLL{,2}
INS (general)
FABD Vd,Vn,Vm

git-svn-id: svn://svn.valgrind.org/vex/trunk@2820

mips64: add support for load indexed instructions from DSP ASE

Handling lwx, ldx and lbux for MIPS-Cavium processors.

Patch by Zahid Anwar, with some changes.

Related to Bugzilla issue 326444.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2819

Fix comments and code snippets that were making incorrect claims about
the alignment requirement of the guest state, shadow areas, and register
spill area sizes.
The size of these areas ought to be a multiple of 16 bytes.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2818

s390: Fix s390_amode_for_guest_state. In general the offset relative
to the guest state pointer may be more than the B12 addressing mode can
handle. Fall back and use a B20 addressing mode in those cases.

git-svn-id: svn://svn.valgrind.org/vex/trunk@2817

Fix the ppc32 special-instruction magic sequence so it really does
preserve the value of r0, as claimed.  Fixes #278808 (VEX side).

git-svn-id: svn://svn.valgrind.org/vex/trunk@2816

Implement more aarch64 vector insns:
{S,U}{MIN,MAX}  Vd.T, Vn.T, Vm.T (8bitx16lane variants)
{S,U}{MIN,MAX}V Vd.T, Vn.T, Vm.T (8bitx16lane variants)
FMOV (vector, immediate)
MOVI (vector, immediate)
FABS (vector)
FNEG (vector)
FMLA (vector)
FMLS (vector)
{AND,BIC,ORR,ORN} (vector)

git-svn-id: svn://svn.valgrind.org/vex/trunk@2815

Add support for syscall on x86

Patch from Ivo Raisr via BZ#330939 also fixes BZ#308729

git-svn-id: svn://svn.valgrind.org/vex/trunk@2814

Implement a few more vector aarch64 insns:
LD1 {vT.8h}, [xN|SP], #16
LD1 {vT.16b}, [xN|SP], #16
ST1 {vT.4h}, [xN|SP], #8
MUL  Vd.T, Vn.T, Vm.T
PMUL Vd.T, Vn.T, Vm.T  (fe only)
MLA  Vd.T, Vn.T, Vm.T
MLS  Vd.T, Vn.T, Vm.T
UMOV Xd/Wd, Vn.Ts[index]
SMOV Xd/Wd, Vn.Ts[index]

git-svn-id: svn://svn.valgrind.org/vex/trunk@2813

Implement a few more vector aarch64 insns:
LD1 {vT.4s}, [xN|SP], #16
ADD Dd, Dn, Dm
SUB Dd, Dn, Dm
SMIN Vd.T, Vn.T, Vm.T
UMIN Vd.T, Vn.T, Vm.T
SMAX Vd.T, Vn.T, Vm.T
UMAX Vd.T, Vn.T, Vm.T
SMINV Vd.T, Vn.T, Vm.T
UMINV Vd.T, Vn.T, Vm.T
SMAXV Vd.T, Vn.T, Vm.T
UMAXV Vd.T, Vn.T, Vm.T
DUP Vd.T, Rn
FADD/FSUB/FMUL/FDIV32x4

git-svn-id: svn://svn.valgrind.org/vex/trunk@2812