1 /******************************************************************************
2 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
4 * SPDX-License-Identifier: GPL-2.0+
7 ******************************************************************************/
8 /****************************************************************************/
11 * @file ps7_init_gpl.c
13 * This file is automatically generated
15 *****************************************************************************/
17 #include "ps7_init_gpl.h"
19 unsigned long ps7_pll_init_data_3_0
[] = {
21 // .. START: SLCR SETTINGS
22 // .. UNLOCK_KEY = 0XDF0D
23 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
24 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
26 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
27 // .. FINISH: SLCR SETTINGS
28 // .. START: PLL SLCR REGISTERS
29 // .. .. START: ARM PLL INIT
30 // .. .. PLL_RES = 0x2
31 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
32 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
34 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
35 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
36 // .. .. LOCK_CNT = 0xfa
37 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
38 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
40 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U
,0x000FA220U
),
41 // .. .. .. START: UPDATE FB_DIV
42 // .. .. .. PLL_FDIV = 0x28
43 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
44 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
46 EMIT_MASKWRITE(0XF8000100, 0x0007F000U
,0x00028000U
),
47 // .. .. .. FINISH: UPDATE FB_DIV
48 // .. .. .. START: BY PASS PLL
49 // .. .. .. PLL_BYPASS_FORCE = 1
50 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
51 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
53 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000010U
),
54 // .. .. .. FINISH: BY PASS PLL
55 // .. .. .. START: ASSERT RESET
56 // .. .. .. PLL_RESET = 1
57 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
58 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
60 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000001U
),
61 // .. .. .. FINISH: ASSERT RESET
62 // .. .. .. START: DEASSERT RESET
63 // .. .. .. PLL_RESET = 0
64 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
65 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
67 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000000U
),
68 // .. .. .. FINISH: DEASSERT RESET
69 // .. .. .. START: CHECK PLL STATUS
70 // .. .. .. ARM_PLL_LOCK = 1
71 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
72 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
74 EMIT_MASKPOLL(0XF800010C, 0x00000001U
),
75 // .. .. .. FINISH: CHECK PLL STATUS
76 // .. .. .. START: REMOVE PLL BY PASS
77 // .. .. .. PLL_BYPASS_FORCE = 0
78 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
79 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
81 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000000U
),
82 // .. .. .. FINISH: REMOVE PLL BY PASS
83 // .. .. .. SRCSEL = 0x0
84 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
85 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
86 // .. .. .. DIVISOR = 0x2
87 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
88 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
89 // .. .. .. CPU_6OR4XCLKACT = 0x1
90 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
91 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
92 // .. .. .. CPU_3OR2XCLKACT = 0x1
93 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
94 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
95 // .. .. .. CPU_2XCLKACT = 0x1
96 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
97 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
98 // .. .. .. CPU_1XCLKACT = 0x1
99 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
100 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
101 // .. .. .. CPU_PERI_CLKACT = 0x1
102 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
103 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
105 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U
,0x1F000200U
),
106 // .. .. FINISH: ARM PLL INIT
107 // .. .. START: DDR PLL INIT
108 // .. .. PLL_RES = 0x2
109 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
110 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
111 // .. .. PLL_CP = 0x2
112 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
113 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
114 // .. .. LOCK_CNT = 0x12c
115 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
116 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
118 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U
,0x0012C220U
),
119 // .. .. .. START: UPDATE FB_DIV
120 // .. .. .. PLL_FDIV = 0x20
121 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
122 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
124 EMIT_MASKWRITE(0XF8000104, 0x0007F000U
,0x00020000U
),
125 // .. .. .. FINISH: UPDATE FB_DIV
126 // .. .. .. START: BY PASS PLL
127 // .. .. .. PLL_BYPASS_FORCE = 1
128 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
129 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
131 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000010U
),
132 // .. .. .. FINISH: BY PASS PLL
133 // .. .. .. START: ASSERT RESET
134 // .. .. .. PLL_RESET = 1
135 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
136 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
138 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000001U
),
139 // .. .. .. FINISH: ASSERT RESET
140 // .. .. .. START: DEASSERT RESET
141 // .. .. .. PLL_RESET = 0
142 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
143 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
145 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000000U
),
146 // .. .. .. FINISH: DEASSERT RESET
147 // .. .. .. START: CHECK PLL STATUS
148 // .. .. .. DDR_PLL_LOCK = 1
149 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
150 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
152 EMIT_MASKPOLL(0XF800010C, 0x00000002U
),
153 // .. .. .. FINISH: CHECK PLL STATUS
154 // .. .. .. START: REMOVE PLL BY PASS
155 // .. .. .. PLL_BYPASS_FORCE = 0
156 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
157 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
159 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000000U
),
160 // .. .. .. FINISH: REMOVE PLL BY PASS
161 // .. .. .. DDR_3XCLKACT = 0x1
162 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
163 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
164 // .. .. .. DDR_2XCLKACT = 0x1
165 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
166 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
167 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
168 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
169 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
170 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
171 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
172 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
174 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U
,0x0C200003U
),
175 // .. .. FINISH: DDR PLL INIT
176 // .. .. START: IO PLL INIT
177 // .. .. PLL_RES = 0xc
178 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
179 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
180 // .. .. PLL_CP = 0x2
181 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
182 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
183 // .. .. LOCK_CNT = 0x145
184 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
185 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
187 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U
,0x001452C0U
),
188 // .. .. .. START: UPDATE FB_DIV
189 // .. .. .. PLL_FDIV = 0x1e
190 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
191 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
193 EMIT_MASKWRITE(0XF8000108, 0x0007F000U
,0x0001E000U
),
194 // .. .. .. FINISH: UPDATE FB_DIV
195 // .. .. .. START: BY PASS PLL
196 // .. .. .. PLL_BYPASS_FORCE = 1
197 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
198 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
200 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000010U
),
201 // .. .. .. FINISH: BY PASS PLL
202 // .. .. .. START: ASSERT RESET
203 // .. .. .. PLL_RESET = 1
204 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
205 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
207 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000001U
),
208 // .. .. .. FINISH: ASSERT RESET
209 // .. .. .. START: DEASSERT RESET
210 // .. .. .. PLL_RESET = 0
211 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
212 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
214 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000000U
),
215 // .. .. .. FINISH: DEASSERT RESET
216 // .. .. .. START: CHECK PLL STATUS
217 // .. .. .. IO_PLL_LOCK = 1
218 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
219 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
221 EMIT_MASKPOLL(0XF800010C, 0x00000004U
),
222 // .. .. .. FINISH: CHECK PLL STATUS
223 // .. .. .. START: REMOVE PLL BY PASS
224 // .. .. .. PLL_BYPASS_FORCE = 0
225 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
226 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
228 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000000U
),
229 // .. .. .. FINISH: REMOVE PLL BY PASS
230 // .. .. FINISH: IO PLL INIT
231 // .. FINISH: PLL SLCR REGISTERS
232 // .. START: LOCK IT BACK
233 // .. LOCK_KEY = 0X767B
234 // .. ==> 0XF8000004[15:0] = 0x0000767BU
235 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
237 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
238 // .. FINISH: LOCK IT BACK
246 unsigned long ps7_clock_init_data_3_0
[] = {
248 // .. START: SLCR SETTINGS
249 // .. UNLOCK_KEY = 0XDF0D
250 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
251 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
253 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
254 // .. FINISH: SLCR SETTINGS
255 // .. START: CLOCK CONTROL SLCR REGISTERS
257 // .. ==> 0XF8000128[0:0] = 0x00000001U
258 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
259 // .. DIVISOR0 = 0x23
260 // .. ==> 0XF8000128[13:8] = 0x00000023U
261 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
263 // .. ==> 0XF8000128[25:20] = 0x00000003U
264 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
266 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U
,0x00302301U
),
268 // .. ==> 0XF8000138[0:0] = 0x00000001U
269 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
271 // .. ==> 0XF8000138[4:4] = 0x00000000U
272 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
274 EMIT_MASKWRITE(0XF8000138, 0x00000011U
,0x00000001U
),
276 // .. ==> 0XF8000140[0:0] = 0x00000001U
277 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
279 // .. ==> 0XF8000140[6:4] = 0x00000000U
280 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
282 // .. ==> 0XF8000140[13:8] = 0x00000008U
283 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
285 // .. ==> 0XF8000140[25:20] = 0x00000001U
286 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
288 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U
,0x00100801U
),
290 // .. ==> 0XF800014C[0:0] = 0x00000001U
291 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
293 // .. ==> 0XF800014C[5:4] = 0x00000000U
294 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
296 // .. ==> 0XF800014C[13:8] = 0x00000005U
297 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
299 EMIT_MASKWRITE(0XF800014C, 0x00003F31U
,0x00000501U
),
301 // .. ==> 0XF8000150[0:0] = 0x00000001U
302 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
304 // .. ==> 0XF8000150[1:1] = 0x00000000U
305 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
307 // .. ==> 0XF8000150[5:4] = 0x00000000U
308 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
310 // .. ==> 0XF8000150[13:8] = 0x00000014U
311 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
313 EMIT_MASKWRITE(0XF8000150, 0x00003F33U
,0x00001401U
),
315 // .. ==> 0XF8000154[0:0] = 0x00000000U
316 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
318 // .. ==> 0XF8000154[1:1] = 0x00000001U
319 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
321 // .. ==> 0XF8000154[5:4] = 0x00000000U
322 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
324 // .. ==> 0XF8000154[13:8] = 0x00000014U
325 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
327 EMIT_MASKWRITE(0XF8000154, 0x00003F33U
,0x00001402U
),
329 // .. ==> 0XF8000168[0:0] = 0x00000001U
330 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
332 // .. ==> 0XF8000168[5:4] = 0x00000000U
333 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
335 // .. ==> 0XF8000168[13:8] = 0x00000005U
336 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
338 EMIT_MASKWRITE(0XF8000168, 0x00003F31U
,0x00000501U
),
340 // .. ==> 0XF8000170[5:4] = 0x00000000U
341 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
343 // .. ==> 0XF8000170[13:8] = 0x0000000AU
344 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
346 // .. ==> 0XF8000170[25:20] = 0x00000001U
347 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
349 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U
,0x00100A00U
),
351 // .. ==> 0XF8000180[5:4] = 0x00000000U
352 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
354 // .. ==> 0XF8000180[13:8] = 0x0000000AU
355 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
357 // .. ==> 0XF8000180[25:20] = 0x00000001U
358 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
360 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U
,0x00100A00U
),
362 // .. ==> 0XF8000190[5:4] = 0x00000000U
363 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
364 // .. DIVISOR0 = 0x1e
365 // .. ==> 0XF8000190[13:8] = 0x0000001EU
366 // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
368 // .. ==> 0XF8000190[25:20] = 0x00000001U
369 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
371 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U
,0x00101E00U
),
373 // .. ==> 0XF80001A0[5:4] = 0x00000000U
374 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
375 // .. DIVISOR0 = 0x14
376 // .. ==> 0XF80001A0[13:8] = 0x00000014U
377 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
379 // .. ==> 0XF80001A0[25:20] = 0x00000001U
380 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
382 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U
,0x00101400U
),
383 // .. CLK_621_TRUE = 0x1
384 // .. ==> 0XF80001C4[0:0] = 0x00000001U
385 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
387 EMIT_MASKWRITE(0XF80001C4, 0x00000001U
,0x00000001U
),
388 // .. DMA_CPU_2XCLKACT = 0x1
389 // .. ==> 0XF800012C[0:0] = 0x00000001U
390 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
391 // .. USB0_CPU_1XCLKACT = 0x1
392 // .. ==> 0XF800012C[2:2] = 0x00000001U
393 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
394 // .. USB1_CPU_1XCLKACT = 0x1
395 // .. ==> 0XF800012C[3:3] = 0x00000001U
396 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
397 // .. GEM0_CPU_1XCLKACT = 0x1
398 // .. ==> 0XF800012C[6:6] = 0x00000001U
399 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
400 // .. GEM1_CPU_1XCLKACT = 0x0
401 // .. ==> 0XF800012C[7:7] = 0x00000000U
402 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
403 // .. SDI0_CPU_1XCLKACT = 0x1
404 // .. ==> 0XF800012C[10:10] = 0x00000001U
405 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
406 // .. SDI1_CPU_1XCLKACT = 0x0
407 // .. ==> 0XF800012C[11:11] = 0x00000000U
408 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
409 // .. SPI0_CPU_1XCLKACT = 0x0
410 // .. ==> 0XF800012C[14:14] = 0x00000000U
411 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
412 // .. SPI1_CPU_1XCLKACT = 0x0
413 // .. ==> 0XF800012C[15:15] = 0x00000000U
414 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
415 // .. CAN0_CPU_1XCLKACT = 0x0
416 // .. ==> 0XF800012C[16:16] = 0x00000000U
417 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
418 // .. CAN1_CPU_1XCLKACT = 0x0
419 // .. ==> 0XF800012C[17:17] = 0x00000000U
420 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
421 // .. I2C0_CPU_1XCLKACT = 0x1
422 // .. ==> 0XF800012C[18:18] = 0x00000001U
423 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
424 // .. I2C1_CPU_1XCLKACT = 0x1
425 // .. ==> 0XF800012C[19:19] = 0x00000001U
426 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
427 // .. UART0_CPU_1XCLKACT = 0x0
428 // .. ==> 0XF800012C[20:20] = 0x00000000U
429 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
430 // .. UART1_CPU_1XCLKACT = 0x1
431 // .. ==> 0XF800012C[21:21] = 0x00000001U
432 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
433 // .. GPIO_CPU_1XCLKACT = 0x1
434 // .. ==> 0XF800012C[22:22] = 0x00000001U
435 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
436 // .. LQSPI_CPU_1XCLKACT = 0x1
437 // .. ==> 0XF800012C[23:23] = 0x00000001U
438 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
439 // .. SMC_CPU_1XCLKACT = 0x1
440 // .. ==> 0XF800012C[24:24] = 0x00000001U
441 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
443 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU
,0x01EC044DU
),
444 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
445 // .. START: THIS SHOULD BE BLANK
446 // .. FINISH: THIS SHOULD BE BLANK
447 // .. START: LOCK IT BACK
448 // .. LOCK_KEY = 0X767B
449 // .. ==> 0XF8000004[15:0] = 0x0000767BU
450 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
452 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
453 // .. FINISH: LOCK IT BACK
461 unsigned long ps7_ddr_init_data_3_0
[] = {
463 // .. START: DDR INITIALIZATION
464 // .. .. START: LOCK DDR
465 // .. .. reg_ddrc_soft_rstb = 0
466 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
467 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
468 // .. .. reg_ddrc_powerdown_en = 0x0
469 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
470 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
471 // .. .. reg_ddrc_data_bus_width = 0x0
472 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
473 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
474 // .. .. reg_ddrc_burst8_refresh = 0x0
475 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
476 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
477 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
478 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
479 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
480 // .. .. reg_ddrc_dis_rd_bypass = 0x0
481 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
482 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
483 // .. .. reg_ddrc_dis_act_bypass = 0x0
484 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
485 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
486 // .. .. reg_ddrc_dis_auto_refresh = 0x0
487 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
488 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
490 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000080U
),
491 // .. .. FINISH: LOCK DDR
492 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
493 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
494 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
495 // .. .. reserved_reg_ddrc_active_ranks = 0x1
496 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
497 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
498 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
499 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
500 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
502 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU
,0x00001081U
),
503 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
504 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
505 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
506 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
507 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
508 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
509 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
510 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
511 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
513 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU
,0x03C0780FU
),
514 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
515 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
516 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
517 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
518 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
519 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
520 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
521 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
522 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
524 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU
,0x02001001U
),
525 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
526 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
527 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
528 // .. .. reg_ddrc_w_xact_run_length = 0x8
529 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
530 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
531 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
532 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
533 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
535 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU
,0x00014001U
),
536 // .. .. reg_ddrc_t_rc = 0x1a
537 // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
538 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
539 // .. .. reg_ddrc_t_rfc_min = 0xa0
540 // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
541 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
542 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
543 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
544 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
546 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU
,0x0004281AU
),
547 // .. .. reg_ddrc_wr2pre = 0x12
548 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
549 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
550 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
551 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
552 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
553 // .. .. reg_ddrc_t_faw = 0x16
554 // .. .. ==> 0XF8006018[15:10] = 0x00000016U
555 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
556 // .. .. reg_ddrc_t_ras_max = 0x24
557 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
558 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
559 // .. .. reg_ddrc_t_ras_min = 0x13
560 // .. .. ==> 0XF8006018[26:22] = 0x00000013U
561 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
562 // .. .. reg_ddrc_t_cke = 0x4
563 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
564 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
566 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU
,0x44E458D2U
),
567 // .. .. reg_ddrc_write_latency = 0x5
568 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
569 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
570 // .. .. reg_ddrc_rd2wr = 0x7
571 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
572 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
573 // .. .. reg_ddrc_wr2rd = 0xe
574 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
575 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
576 // .. .. reg_ddrc_t_xp = 0x4
577 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
578 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
579 // .. .. reg_ddrc_pad_pd = 0x0
580 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
581 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
582 // .. .. reg_ddrc_rd2pre = 0x4
583 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
584 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
585 // .. .. reg_ddrc_t_rcd = 0x7
586 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
587 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
589 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU
,0x720238E5U
),
590 // .. .. reg_ddrc_t_ccd = 0x4
591 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
592 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
593 // .. .. reg_ddrc_t_rrd = 0x6
594 // .. .. ==> 0XF8006020[7:5] = 0x00000006U
595 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
596 // .. .. reg_ddrc_refresh_margin = 0x2
597 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
598 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
599 // .. .. reg_ddrc_t_rp = 0x7
600 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
601 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
602 // .. .. reg_ddrc_refresh_to_x32 = 0x8
603 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
604 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
605 // .. .. reg_ddrc_mobile = 0x0
606 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
607 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
608 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
609 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
610 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
611 // .. .. reg_ddrc_read_latency = 0x7
612 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
613 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
614 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
615 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
616 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
617 // .. .. reg_ddrc_dis_pad_pd = 0x0
618 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
619 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
621 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU
,0x270872D0U
),
622 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
623 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
624 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
625 // .. .. reg_ddrc_prefer_write = 0x0
626 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
627 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
628 // .. .. reg_ddrc_mr_wr = 0x0
629 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
630 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
631 // .. .. reg_ddrc_mr_addr = 0x0
632 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
633 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
634 // .. .. reg_ddrc_mr_data = 0x0
635 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
636 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
637 // .. .. ddrc_reg_mr_wr_busy = 0x0
638 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
639 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
640 // .. .. reg_ddrc_mr_type = 0x0
641 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
642 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
643 // .. .. reg_ddrc_mr_rdata_valid = 0x0
644 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
645 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
647 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U
,0x00000000U
),
648 // .. .. reg_ddrc_final_wait_x32 = 0x7
649 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
650 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
651 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
652 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
653 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
654 // .. .. reg_ddrc_t_mrd = 0x4
655 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
656 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
658 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU
,0x00002007U
),
659 // .. .. reg_ddrc_emr2 = 0x8
660 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
661 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
662 // .. .. reg_ddrc_emr3 = 0x0
663 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
664 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
666 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU
,0x00000008U
),
667 // .. .. reg_ddrc_mr = 0x930
668 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
669 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
670 // .. .. reg_ddrc_emr = 0x4
671 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
672 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
674 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU
,0x00040930U
),
675 // .. .. reg_ddrc_burst_rdwr = 0x4
676 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
677 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
678 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
679 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
680 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
681 // .. .. reg_ddrc_post_cke_x1024 = 0x1
682 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
683 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
684 // .. .. reg_ddrc_burstchop = 0x0
685 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
686 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
688 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU
,0x00011054U
),
689 // .. .. reg_ddrc_force_low_pri_n = 0x0
690 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
691 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
692 // .. .. reg_ddrc_dis_dq = 0x0
693 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
694 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
696 EMIT_MASKWRITE(0XF8006038, 0x00000003U
,0x00000000U
),
697 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
698 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
699 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
700 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
701 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
702 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
703 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
704 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
705 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
706 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
707 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
708 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
709 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
710 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
711 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
713 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU
,0x00000777U
),
714 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
715 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
716 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
717 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
718 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
719 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
720 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
721 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
722 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
723 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
724 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
725 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
726 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
727 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
728 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
729 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
730 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
731 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
732 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
733 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
734 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
735 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
736 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
737 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
739 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU
,0xFFF00000U
),
740 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
741 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
742 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
743 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
744 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
745 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
746 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
747 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
748 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
749 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
750 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
751 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
752 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
753 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
754 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
755 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
756 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
757 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
758 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
759 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
760 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
762 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU
,0x0F666666U
),
763 // .. .. reg_phy_rd_local_odt = 0x0
764 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
765 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
766 // .. .. reg_phy_wr_local_odt = 0x3
767 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
768 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
769 // .. .. reg_phy_idle_local_odt = 0x3
770 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
771 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
773 EMIT_MASKWRITE(0XF8006048, 0x0003F000U
,0x0003C000U
),
774 // .. .. reg_phy_rd_cmd_to_data = 0x0
775 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
776 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
777 // .. .. reg_phy_wr_cmd_to_data = 0x0
778 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
779 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
780 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
781 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
782 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
783 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
784 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
785 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
786 // .. .. reg_phy_use_fixed_re = 0x1
787 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
788 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
789 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
790 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
791 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
792 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
793 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
794 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
795 // .. .. reg_phy_clk_stall_level = 0x0
796 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
797 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
798 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
799 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
800 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
801 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
802 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
803 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
805 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU
,0x77010800U
),
806 // .. .. reg_ddrc_dis_dll_calib = 0x0
807 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
808 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
810 EMIT_MASKWRITE(0XF8006058, 0x00010000U
,0x00000000U
),
811 // .. .. reg_ddrc_rd_odt_delay = 0x3
812 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
813 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
814 // .. .. reg_ddrc_wr_odt_delay = 0x0
815 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
816 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
817 // .. .. reg_ddrc_rd_odt_hold = 0x0
818 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
819 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
820 // .. .. reg_ddrc_wr_odt_hold = 0x5
821 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
822 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
824 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU
,0x00005003U
),
825 // .. .. reg_ddrc_pageclose = 0x0
826 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
827 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
828 // .. .. reg_ddrc_lpr_num_entries = 0x1f
829 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
830 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
831 // .. .. reg_ddrc_auto_pre_en = 0x0
832 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
833 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
834 // .. .. reg_ddrc_refresh_update_level = 0x0
835 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
836 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
837 // .. .. reg_ddrc_dis_wc = 0x0
838 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
839 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
840 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
841 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
842 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
843 // .. .. reg_ddrc_selfref_en = 0x0
844 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
845 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
847 EMIT_MASKWRITE(0XF8006060, 0x000017FFU
,0x0000003EU
),
848 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
849 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
850 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
851 // .. .. reg_arb_go2critical_en = 0x1
852 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
853 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
855 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U
,0x00020000U
),
856 // .. .. reg_ddrc_wrlvl_ww = 0x41
857 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
858 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
859 // .. .. reg_ddrc_rdlvl_rr = 0x41
860 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
861 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
862 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
863 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
864 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
866 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU
,0x00284141U
),
867 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
868 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
869 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
870 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
871 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
872 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
874 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU
,0x00001610U
),
875 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
876 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
877 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
878 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
879 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
880 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
881 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
882 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
883 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
884 // .. .. reg_ddrc_t_cksre = 0x6
885 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
886 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
887 // .. .. reg_ddrc_t_cksrx = 0x6
888 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
889 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
890 // .. .. reg_ddrc_t_ckesr = 0x4
891 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
892 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
894 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU
,0x00466111U
),
895 // .. .. reg_ddrc_t_ckpde = 0x2
896 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
897 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
898 // .. .. reg_ddrc_t_ckpdx = 0x2
899 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
900 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
901 // .. .. reg_ddrc_t_ckdpde = 0x2
902 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
903 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
904 // .. .. reg_ddrc_t_ckdpdx = 0x2
905 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
906 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
907 // .. .. reg_ddrc_t_ckcsx = 0x3
908 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
909 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
911 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU
,0x00032222U
),
912 // .. .. reg_ddrc_dis_auto_zq = 0x0
913 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
914 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
915 // .. .. reg_ddrc_ddr3 = 0x1
916 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
917 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
918 // .. .. reg_ddrc_t_mod = 0x200
919 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
920 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
921 // .. .. reg_ddrc_t_zq_long_nop = 0x200
922 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
923 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
924 // .. .. reg_ddrc_t_zq_short_nop = 0x40
925 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
926 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
928 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU
,0x10200802U
),
929 // .. .. t_zq_short_interval_x1024 = 0xcb73
930 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
931 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
932 // .. .. dram_rstn_x1024 = 0x69
933 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
934 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
936 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU
,0x0690CB73U
),
937 // .. .. deeppowerdown_en = 0x0
938 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
939 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
940 // .. .. deeppowerdown_to_x1024 = 0xff
941 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
942 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
944 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU
,0x000001FEU
),
945 // .. .. dfi_wrlvl_max_x1024 = 0xfff
946 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
947 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
948 // .. .. dfi_rdlvl_max_x1024 = 0xfff
949 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
950 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
951 // .. .. ddrc_reg_twrlvl_max_error = 0x0
952 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
953 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
954 // .. .. ddrc_reg_trdlvl_max_error = 0x0
955 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
956 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
957 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
958 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
959 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
960 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
961 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
962 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
963 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
964 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
965 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
967 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU
,0x1CFFFFFFU
),
968 // .. .. reg_ddrc_skip_ocd = 0x1
969 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
970 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
972 EMIT_MASKWRITE(0XF80060B4, 0x00000200U
,0x00000200U
),
973 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
974 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
975 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
976 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
977 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
978 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
979 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
980 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
981 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
983 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU
,0x00200066U
),
984 // .. .. START: RESET ECC ERROR
985 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
986 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
987 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
988 // .. .. Clear_Correctable_DRAM_ECC_error = 1
989 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
990 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
992 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000003U
),
993 // .. .. FINISH: RESET ECC ERROR
994 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
995 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
996 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
997 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
998 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
999 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1001 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000000U
),
1002 // .. .. CORR_ECC_LOG_VALID = 0x0
1003 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1004 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1005 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1006 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1007 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
1009 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU
,0x00000000U
),
1010 // .. .. UNCORR_ECC_LOG_VALID = 0x0
1011 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1012 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1014 EMIT_MASKWRITE(0XF80060DC, 0x00000001U
,0x00000000U
),
1015 // .. .. STAT_NUM_CORR_ERR = 0x0
1016 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1017 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
1018 // .. .. STAT_NUM_UNCORR_ERR = 0x0
1019 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1020 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
1022 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU
,0x00000000U
),
1023 // .. .. reg_ddrc_ecc_mode = 0x0
1024 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1025 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
1026 // .. .. reg_ddrc_dis_scrub = 0x1
1027 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1028 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
1030 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU
,0x00000008U
),
1031 // .. .. reg_phy_dif_on = 0x0
1032 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1033 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
1034 // .. .. reg_phy_dif_off = 0x0
1035 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1036 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
1038 EMIT_MASKWRITE(0XF8006114, 0x000000FFU
,0x00000000U
),
1039 // .. .. reg_phy_data_slice_in_use = 0x1
1040 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1041 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1042 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1043 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1044 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1045 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1046 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1047 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1048 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1049 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1050 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1051 // .. .. reg_phy_bist_shift_dq = 0x0
1052 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1053 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1054 // .. .. reg_phy_bist_err_clr = 0x0
1055 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1056 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1057 // .. .. reg_phy_dq_offset = 0x40
1058 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1059 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1061 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU
,0x40000001U
),
1062 // .. .. reg_phy_data_slice_in_use = 0x1
1063 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1064 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1065 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1066 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1067 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1068 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1069 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1070 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1071 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1072 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1073 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1074 // .. .. reg_phy_bist_shift_dq = 0x0
1075 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1076 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1077 // .. .. reg_phy_bist_err_clr = 0x0
1078 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1079 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1080 // .. .. reg_phy_dq_offset = 0x40
1081 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1082 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1084 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU
,0x40000001U
),
1085 // .. .. reg_phy_data_slice_in_use = 0x1
1086 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1087 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1088 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1089 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1090 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1091 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1092 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1093 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1094 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1095 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1096 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1097 // .. .. reg_phy_bist_shift_dq = 0x0
1098 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1099 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1100 // .. .. reg_phy_bist_err_clr = 0x0
1101 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1102 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1103 // .. .. reg_phy_dq_offset = 0x40
1104 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1105 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1107 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU
,0x40000001U
),
1108 // .. .. reg_phy_data_slice_in_use = 0x1
1109 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1110 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1111 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1112 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1113 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1114 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1115 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1116 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1117 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1118 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1119 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1120 // .. .. reg_phy_bist_shift_dq = 0x0
1121 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1122 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1123 // .. .. reg_phy_bist_err_clr = 0x0
1124 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1125 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1126 // .. .. reg_phy_dq_offset = 0x40
1127 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1128 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1130 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU
,0x40000001U
),
1131 // .. .. reg_phy_wrlvl_init_ratio = 0x0
1132 // .. .. ==> 0XF800612C[9:0] = 0x00000000U
1133 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
1134 // .. .. reg_phy_gatelvl_init_ratio = 0xb0
1135 // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
1136 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
1138 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU
,0x0002C000U
),
1139 // .. .. reg_phy_wrlvl_init_ratio = 0x0
1140 // .. .. ==> 0XF8006130[9:0] = 0x00000000U
1141 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
1142 // .. .. reg_phy_gatelvl_init_ratio = 0xb1
1143 // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
1144 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
1146 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU
,0x0002C400U
),
1147 // .. .. reg_phy_wrlvl_init_ratio = 0x3
1148 // .. .. ==> 0XF8006134[9:0] = 0x00000003U
1149 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
1150 // .. .. reg_phy_gatelvl_init_ratio = 0xbc
1151 // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
1152 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
1154 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU
,0x0002F003U
),
1155 // .. .. reg_phy_wrlvl_init_ratio = 0x3
1156 // .. .. ==> 0XF8006138[9:0] = 0x00000003U
1157 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
1158 // .. .. reg_phy_gatelvl_init_ratio = 0xbb
1159 // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
1160 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
1162 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU
,0x0002EC03U
),
1163 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1164 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1165 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1166 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1167 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1168 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1169 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1170 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1171 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1173 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU
,0x00000035U
),
1174 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1175 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1176 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1177 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1178 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1179 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1180 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1181 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1182 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1184 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU
,0x00000035U
),
1185 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1186 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1187 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1188 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1189 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1190 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1191 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1192 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1193 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1195 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU
,0x00000035U
),
1196 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1197 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1198 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1199 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1200 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1201 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1202 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1203 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1204 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1206 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU
,0x00000035U
),
1207 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
1208 // .. .. ==> 0XF8006154[9:0] = 0x00000077U
1209 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
1210 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1211 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1212 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1213 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1214 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1215 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1217 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU
,0x00000077U
),
1218 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
1219 // .. .. ==> 0XF8006158[9:0] = 0x00000077U
1220 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
1221 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1222 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1223 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1224 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1225 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1226 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1228 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU
,0x00000077U
),
1229 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
1230 // .. .. ==> 0XF800615C[9:0] = 0x00000083U
1231 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
1232 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1233 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1234 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1235 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1236 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1237 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1239 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU
,0x00000083U
),
1240 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
1241 // .. .. ==> 0XF8006160[9:0] = 0x00000083U
1242 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
1243 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1244 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1245 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1246 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1247 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1248 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1250 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU
,0x00000083U
),
1251 // .. .. reg_phy_fifo_we_slave_ratio = 0x105
1252 // .. .. ==> 0XF8006168[10:0] = 0x00000105U
1253 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
1254 // .. .. reg_phy_fifo_we_in_force = 0x0
1255 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1256 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1257 // .. .. reg_phy_fifo_we_in_delay = 0x0
1258 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1259 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1261 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU
,0x00000105U
),
1262 // .. .. reg_phy_fifo_we_slave_ratio = 0x106
1263 // .. .. ==> 0XF800616C[10:0] = 0x00000106U
1264 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
1265 // .. .. reg_phy_fifo_we_in_force = 0x0
1266 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1267 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1268 // .. .. reg_phy_fifo_we_in_delay = 0x0
1269 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1270 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1272 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU
,0x00000106U
),
1273 // .. .. reg_phy_fifo_we_slave_ratio = 0x111
1274 // .. .. ==> 0XF8006170[10:0] = 0x00000111U
1275 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
1276 // .. .. reg_phy_fifo_we_in_force = 0x0
1277 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1278 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1279 // .. .. reg_phy_fifo_we_in_delay = 0x0
1280 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1281 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1283 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU
,0x00000111U
),
1284 // .. .. reg_phy_fifo_we_slave_ratio = 0x110
1285 // .. .. ==> 0XF8006174[10:0] = 0x00000110U
1286 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
1287 // .. .. reg_phy_fifo_we_in_force = 0x0
1288 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1289 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1290 // .. .. reg_phy_fifo_we_in_delay = 0x0
1291 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1292 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1294 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU
,0x00000110U
),
1295 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
1296 // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
1297 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
1298 // .. .. reg_phy_wr_data_slave_force = 0x0
1299 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1300 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1301 // .. .. reg_phy_wr_data_slave_delay = 0x0
1302 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1303 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1305 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU
,0x000000B7U
),
1306 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
1307 // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
1308 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
1309 // .. .. reg_phy_wr_data_slave_force = 0x0
1310 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1311 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1312 // .. .. reg_phy_wr_data_slave_delay = 0x0
1313 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1314 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1316 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU
,0x000000B7U
),
1317 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
1318 // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
1319 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
1320 // .. .. reg_phy_wr_data_slave_force = 0x0
1321 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1322 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1323 // .. .. reg_phy_wr_data_slave_delay = 0x0
1324 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1325 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1327 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU
,0x000000C3U
),
1328 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
1329 // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
1330 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
1331 // .. .. reg_phy_wr_data_slave_force = 0x0
1332 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1333 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1334 // .. .. reg_phy_wr_data_slave_delay = 0x0
1335 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1336 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1338 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU
,0x000000C3U
),
1339 // .. .. reg_phy_bl2 = 0x0
1340 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1341 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1342 // .. .. reg_phy_at_spd_atpg = 0x0
1343 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1344 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1345 // .. .. reg_phy_bist_enable = 0x0
1346 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1347 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1348 // .. .. reg_phy_bist_force_err = 0x0
1349 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1350 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1351 // .. .. reg_phy_bist_mode = 0x0
1352 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1353 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
1354 // .. .. reg_phy_invert_clkout = 0x1
1355 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1356 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
1357 // .. .. reg_phy_sel_logic = 0x0
1358 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1359 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
1360 // .. .. reg_phy_ctrl_slave_ratio = 0x100
1361 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1362 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
1363 // .. .. reg_phy_ctrl_slave_force = 0x0
1364 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1365 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
1366 // .. .. reg_phy_ctrl_slave_delay = 0x0
1367 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1368 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
1369 // .. .. reg_phy_lpddr = 0x0
1370 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1371 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
1372 // .. .. reg_phy_cmd_latency = 0x0
1373 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1374 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
1376 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU
,0x00040080U
),
1377 // .. .. reg_phy_wr_rl_delay = 0x2
1378 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1379 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
1380 // .. .. reg_phy_rd_rl_delay = 0x4
1381 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1382 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
1383 // .. .. reg_phy_dll_lock_diff = 0xf
1384 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1385 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
1386 // .. .. reg_phy_use_wr_level = 0x1
1387 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1388 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
1389 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1390 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1391 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
1392 // .. .. reg_phy_use_rd_data_eye_level = 0x1
1393 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1394 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
1395 // .. .. reg_phy_dis_calib_rst = 0x0
1396 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1397 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1398 // .. .. reg_phy_ctrl_slave_delay = 0x0
1399 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1400 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
1402 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU
,0x0001FC82U
),
1403 // .. .. reg_arb_page_addr_mask = 0x0
1404 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1405 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1407 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU
,0x00000000U
),
1408 // .. .. reg_arb_pri_wr_portn = 0x3ff
1409 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1410 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1411 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1412 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1413 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1414 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1415 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1416 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1417 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1418 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1419 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1421 EMIT_MASKWRITE(0XF8006208, 0x000703FFU
,0x000003FFU
),
1422 // .. .. reg_arb_pri_wr_portn = 0x3ff
1423 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1424 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1425 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1426 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1427 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1428 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1429 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1430 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1431 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1432 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1433 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1435 EMIT_MASKWRITE(0XF800620C, 0x000703FFU
,0x000003FFU
),
1436 // .. .. reg_arb_pri_wr_portn = 0x3ff
1437 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1438 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1439 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1440 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1441 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1442 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1443 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1444 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1445 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1446 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1447 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1449 EMIT_MASKWRITE(0XF8006210, 0x000703FFU
,0x000003FFU
),
1450 // .. .. reg_arb_pri_wr_portn = 0x3ff
1451 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1452 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1453 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1454 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1455 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1456 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1457 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1458 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1459 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1460 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1461 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1463 EMIT_MASKWRITE(0XF8006214, 0x000703FFU
,0x000003FFU
),
1464 // .. .. reg_arb_pri_rd_portn = 0x3ff
1465 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1466 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1467 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1468 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1469 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1470 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1471 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1472 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1473 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1474 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1475 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1476 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1477 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1478 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1480 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU
,0x000003FFU
),
1481 // .. .. reg_arb_pri_rd_portn = 0x3ff
1482 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1483 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1484 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1485 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1486 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1487 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1488 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1489 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1490 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1491 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1492 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1493 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1494 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1495 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1497 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU
,0x000003FFU
),
1498 // .. .. reg_arb_pri_rd_portn = 0x3ff
1499 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1500 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1501 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1502 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1503 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1504 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1505 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1506 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1507 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1508 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1509 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1510 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1511 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1512 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1514 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU
,0x000003FFU
),
1515 // .. .. reg_arb_pri_rd_portn = 0x3ff
1516 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1517 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1518 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1519 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1520 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1521 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1522 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1523 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1524 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1525 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1526 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1527 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1528 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1529 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1531 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU
,0x000003FFU
),
1532 // .. .. reg_ddrc_lpddr2 = 0x0
1533 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1534 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1535 // .. .. reg_ddrc_derate_enable = 0x0
1536 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1537 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1538 // .. .. reg_ddrc_mr4_margin = 0x0
1539 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1540 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
1542 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U
,0x00000000U
),
1543 // .. .. reg_ddrc_mr4_read_interval = 0x0
1544 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1545 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1547 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU
,0x00000000U
),
1548 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1549 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1550 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
1551 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1552 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1553 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
1554 // .. .. reg_ddrc_t_mrw = 0x5
1555 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1556 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
1558 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU
,0x00005125U
),
1559 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1560 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1561 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
1562 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1563 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1564 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
1566 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU
,0x000012A8U
),
1567 // .. .. START: POLL ON DCI STATUS
1569 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1570 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
1572 EMIT_MASKPOLL(0XF8000B74, 0x00002000U
),
1573 // .. .. FINISH: POLL ON DCI STATUS
1574 // .. .. START: UNLOCK DDR
1575 // .. .. reg_ddrc_soft_rstb = 0x1
1576 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1577 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1578 // .. .. reg_ddrc_powerdown_en = 0x0
1579 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1580 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1581 // .. .. reg_ddrc_data_bus_width = 0x0
1582 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1583 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
1584 // .. .. reg_ddrc_burst8_refresh = 0x0
1585 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1586 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
1587 // .. .. reg_ddrc_rdwr_idle_gap = 1
1588 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1589 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
1590 // .. .. reg_ddrc_dis_rd_bypass = 0x0
1591 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1592 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
1593 // .. .. reg_ddrc_dis_act_bypass = 0x0
1594 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1595 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
1596 // .. .. reg_ddrc_dis_auto_refresh = 0x0
1597 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1598 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1600 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000081U
),
1601 // .. .. FINISH: UNLOCK DDR
1602 // .. .. START: CHECK DDR STATUS
1603 // .. .. ddrc_reg_operating_mode = 1
1604 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1605 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
1607 EMIT_MASKPOLL(0XF8006054, 0x00000007U
),
1608 // .. .. FINISH: CHECK DDR STATUS
1609 // .. FINISH: DDR INITIALIZATION
1617 unsigned long ps7_mio_init_data_3_0
[] = {
1619 // .. START: SLCR SETTINGS
1620 // .. UNLOCK_KEY = 0XDF0D
1621 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1622 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
1624 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
1625 // .. FINISH: SLCR SETTINGS
1626 // .. START: OCM REMAPPING
1627 // .. FINISH: OCM REMAPPING
1628 // .. START: DDRIOB SETTINGS
1629 // .. reserved_INP_POWER = 0x0
1630 // .. ==> 0XF8000B40[0:0] = 0x00000000U
1631 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1632 // .. INP_TYPE = 0x0
1633 // .. ==> 0XF8000B40[2:1] = 0x00000000U
1634 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1635 // .. DCI_UPDATE_B = 0x0
1636 // .. ==> 0XF8000B40[3:3] = 0x00000000U
1637 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1639 // .. ==> 0XF8000B40[4:4] = 0x00000000U
1640 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1641 // .. DCI_TYPE = 0x0
1642 // .. ==> 0XF8000B40[6:5] = 0x00000000U
1643 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1644 // .. IBUF_DISABLE_MODE = 0x0
1645 // .. ==> 0XF8000B40[7:7] = 0x00000000U
1646 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1647 // .. TERM_DISABLE_MODE = 0x0
1648 // .. ==> 0XF8000B40[8:8] = 0x00000000U
1649 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1650 // .. OUTPUT_EN = 0x3
1651 // .. ==> 0XF8000B40[10:9] = 0x00000003U
1652 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1653 // .. PULLUP_EN = 0x0
1654 // .. ==> 0XF8000B40[11:11] = 0x00000000U
1655 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1657 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU
,0x00000600U
),
1658 // .. reserved_INP_POWER = 0x0
1659 // .. ==> 0XF8000B44[0:0] = 0x00000000U
1660 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1661 // .. INP_TYPE = 0x0
1662 // .. ==> 0XF8000B44[2:1] = 0x00000000U
1663 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1664 // .. DCI_UPDATE_B = 0x0
1665 // .. ==> 0XF8000B44[3:3] = 0x00000000U
1666 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1668 // .. ==> 0XF8000B44[4:4] = 0x00000000U
1669 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1670 // .. DCI_TYPE = 0x0
1671 // .. ==> 0XF8000B44[6:5] = 0x00000000U
1672 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1673 // .. IBUF_DISABLE_MODE = 0x0
1674 // .. ==> 0XF8000B44[7:7] = 0x00000000U
1675 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1676 // .. TERM_DISABLE_MODE = 0x0
1677 // .. ==> 0XF8000B44[8:8] = 0x00000000U
1678 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1679 // .. OUTPUT_EN = 0x3
1680 // .. ==> 0XF8000B44[10:9] = 0x00000003U
1681 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1682 // .. PULLUP_EN = 0x0
1683 // .. ==> 0XF8000B44[11:11] = 0x00000000U
1684 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1686 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU
,0x00000600U
),
1687 // .. reserved_INP_POWER = 0x0
1688 // .. ==> 0XF8000B48[0:0] = 0x00000000U
1689 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1690 // .. INP_TYPE = 0x1
1691 // .. ==> 0XF8000B48[2:1] = 0x00000001U
1692 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1693 // .. DCI_UPDATE_B = 0x0
1694 // .. ==> 0XF8000B48[3:3] = 0x00000000U
1695 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1697 // .. ==> 0XF8000B48[4:4] = 0x00000001U
1698 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1699 // .. DCI_TYPE = 0x3
1700 // .. ==> 0XF8000B48[6:5] = 0x00000003U
1701 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1702 // .. IBUF_DISABLE_MODE = 0
1703 // .. ==> 0XF8000B48[7:7] = 0x00000000U
1704 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1705 // .. TERM_DISABLE_MODE = 0
1706 // .. ==> 0XF8000B48[8:8] = 0x00000000U
1707 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1708 // .. OUTPUT_EN = 0x3
1709 // .. ==> 0XF8000B48[10:9] = 0x00000003U
1710 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1711 // .. PULLUP_EN = 0x0
1712 // .. ==> 0XF8000B48[11:11] = 0x00000000U
1713 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1715 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU
,0x00000672U
),
1716 // .. reserved_INP_POWER = 0x0
1717 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1718 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1719 // .. INP_TYPE = 0x1
1720 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1721 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1722 // .. DCI_UPDATE_B = 0x0
1723 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1724 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1726 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1727 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1728 // .. DCI_TYPE = 0x3
1729 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1730 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1731 // .. IBUF_DISABLE_MODE = 0
1732 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1733 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1734 // .. TERM_DISABLE_MODE = 0
1735 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1736 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1737 // .. OUTPUT_EN = 0x3
1738 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1739 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1740 // .. PULLUP_EN = 0x0
1741 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1742 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1744 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU
,0x00000672U
),
1745 // .. reserved_INP_POWER = 0x0
1746 // .. ==> 0XF8000B50[0:0] = 0x00000000U
1747 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1748 // .. INP_TYPE = 0x2
1749 // .. ==> 0XF8000B50[2:1] = 0x00000002U
1750 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1751 // .. DCI_UPDATE_B = 0x0
1752 // .. ==> 0XF8000B50[3:3] = 0x00000000U
1753 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1755 // .. ==> 0XF8000B50[4:4] = 0x00000001U
1756 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1757 // .. DCI_TYPE = 0x3
1758 // .. ==> 0XF8000B50[6:5] = 0x00000003U
1759 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1760 // .. IBUF_DISABLE_MODE = 0
1761 // .. ==> 0XF8000B50[7:7] = 0x00000000U
1762 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1763 // .. TERM_DISABLE_MODE = 0
1764 // .. ==> 0XF8000B50[8:8] = 0x00000000U
1765 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1766 // .. OUTPUT_EN = 0x3
1767 // .. ==> 0XF8000B50[10:9] = 0x00000003U
1768 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1769 // .. PULLUP_EN = 0x0
1770 // .. ==> 0XF8000B50[11:11] = 0x00000000U
1771 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1773 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU
,0x00000674U
),
1774 // .. reserved_INP_POWER = 0x0
1775 // .. ==> 0XF8000B54[0:0] = 0x00000000U
1776 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1777 // .. INP_TYPE = 0x2
1778 // .. ==> 0XF8000B54[2:1] = 0x00000002U
1779 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1780 // .. DCI_UPDATE_B = 0x0
1781 // .. ==> 0XF8000B54[3:3] = 0x00000000U
1782 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1784 // .. ==> 0XF8000B54[4:4] = 0x00000001U
1785 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1786 // .. DCI_TYPE = 0x3
1787 // .. ==> 0XF8000B54[6:5] = 0x00000003U
1788 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1789 // .. IBUF_DISABLE_MODE = 0
1790 // .. ==> 0XF8000B54[7:7] = 0x00000000U
1791 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1792 // .. TERM_DISABLE_MODE = 0
1793 // .. ==> 0XF8000B54[8:8] = 0x00000000U
1794 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1795 // .. OUTPUT_EN = 0x3
1796 // .. ==> 0XF8000B54[10:9] = 0x00000003U
1797 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1798 // .. PULLUP_EN = 0x0
1799 // .. ==> 0XF8000B54[11:11] = 0x00000000U
1800 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1802 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU
,0x00000674U
),
1803 // .. reserved_INP_POWER = 0x0
1804 // .. ==> 0XF8000B58[0:0] = 0x00000000U
1805 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1806 // .. INP_TYPE = 0x0
1807 // .. ==> 0XF8000B58[2:1] = 0x00000000U
1808 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1809 // .. DCI_UPDATE_B = 0x0
1810 // .. ==> 0XF8000B58[3:3] = 0x00000000U
1811 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1813 // .. ==> 0XF8000B58[4:4] = 0x00000000U
1814 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1815 // .. DCI_TYPE = 0x0
1816 // .. ==> 0XF8000B58[6:5] = 0x00000000U
1817 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1818 // .. IBUF_DISABLE_MODE = 0x0
1819 // .. ==> 0XF8000B58[7:7] = 0x00000000U
1820 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1821 // .. TERM_DISABLE_MODE = 0x0
1822 // .. ==> 0XF8000B58[8:8] = 0x00000000U
1823 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1824 // .. OUTPUT_EN = 0x3
1825 // .. ==> 0XF8000B58[10:9] = 0x00000003U
1826 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1827 // .. PULLUP_EN = 0x0
1828 // .. ==> 0XF8000B58[11:11] = 0x00000000U
1829 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1831 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU
,0x00000600U
),
1832 // .. reserved_DRIVE_P = 0x1c
1833 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1834 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1835 // .. reserved_DRIVE_N = 0xc
1836 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1837 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1838 // .. reserved_SLEW_P = 0x3
1839 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1840 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
1841 // .. reserved_SLEW_N = 0x3
1842 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1843 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
1844 // .. reserved_GTL = 0x0
1845 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1846 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1847 // .. reserved_RTERM = 0x0
1848 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1849 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1851 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU
,0x0018C61CU
),
1852 // .. reserved_DRIVE_P = 0x1c
1853 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1854 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1855 // .. reserved_DRIVE_N = 0xc
1856 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1857 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1858 // .. reserved_SLEW_P = 0x6
1859 // .. ==> 0XF8000B60[18:14] = 0x00000006U
1860 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1861 // .. reserved_SLEW_N = 0x1f
1862 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1863 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1864 // .. reserved_GTL = 0x0
1865 // .. ==> 0XF8000B60[26:24] = 0x00000000U
1866 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1867 // .. reserved_RTERM = 0x0
1868 // .. ==> 0XF8000B60[31:27] = 0x00000000U
1869 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1871 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU
,0x00F9861CU
),
1872 // .. reserved_DRIVE_P = 0x1c
1873 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1874 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1875 // .. reserved_DRIVE_N = 0xc
1876 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1877 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1878 // .. reserved_SLEW_P = 0x6
1879 // .. ==> 0XF8000B64[18:14] = 0x00000006U
1880 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1881 // .. reserved_SLEW_N = 0x1f
1882 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1883 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1884 // .. reserved_GTL = 0x0
1885 // .. ==> 0XF8000B64[26:24] = 0x00000000U
1886 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1887 // .. reserved_RTERM = 0x0
1888 // .. ==> 0XF8000B64[31:27] = 0x00000000U
1889 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1891 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU
,0x00F9861CU
),
1892 // .. reserved_DRIVE_P = 0x1c
1893 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1894 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1895 // .. reserved_DRIVE_N = 0xc
1896 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1897 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1898 // .. reserved_SLEW_P = 0x6
1899 // .. ==> 0XF8000B68[18:14] = 0x00000006U
1900 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1901 // .. reserved_SLEW_N = 0x1f
1902 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1903 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1904 // .. reserved_GTL = 0x0
1905 // .. ==> 0XF8000B68[26:24] = 0x00000000U
1906 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1907 // .. reserved_RTERM = 0x0
1908 // .. ==> 0XF8000B68[31:27] = 0x00000000U
1909 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1911 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU
,0x00F9861CU
),
1912 // .. VREF_INT_EN = 0x1
1913 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1914 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
1915 // .. VREF_SEL = 0x4
1916 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1917 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
1918 // .. VREF_EXT_EN = 0x0
1919 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1920 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1921 // .. reserved_VREF_PULLUP_EN = 0x0
1922 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1923 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
1924 // .. REFIO_EN = 0x1
1925 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1926 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
1927 // .. reserved_REFIO_TEST = 0x3
1928 // .. ==> 0XF8000B6C[11:10] = 0x00000003U
1929 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
1930 // .. reserved_REFIO_PULLUP_EN = 0x0
1931 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1932 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
1933 // .. reserved_DRST_B_PULLUP_EN = 0x0
1934 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1935 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
1936 // .. reserved_CKE_PULLUP_EN = 0x0
1937 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1938 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
1940 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU
,0x00000E09U
),
1941 // .. .. START: ASSERT RESET
1943 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1944 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1946 EMIT_MASKWRITE(0XF8000B70, 0x00000001U
,0x00000001U
),
1947 // .. .. FINISH: ASSERT RESET
1948 // .. .. START: DEASSERT RESET
1950 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1951 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1952 // .. .. reserved_VRN_OUT = 0x1
1953 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1954 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
1956 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000020U
),
1957 // .. .. FINISH: DEASSERT RESET
1958 // .. .. RESET = 0x1
1959 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1960 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1961 // .. .. ENABLE = 0x1
1962 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1963 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
1964 // .. .. reserved_VRP_TRI = 0x0
1965 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
1966 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1967 // .. .. reserved_VRN_TRI = 0x0
1968 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
1969 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1970 // .. .. reserved_VRP_OUT = 0x0
1971 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
1972 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1973 // .. .. reserved_VRN_OUT = 0x1
1974 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1975 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
1976 // .. .. NREF_OPT1 = 0x0
1977 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
1978 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
1979 // .. .. NREF_OPT2 = 0x0
1980 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
1981 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
1982 // .. .. NREF_OPT4 = 0x1
1983 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
1984 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
1985 // .. .. PREF_OPT1 = 0x0
1986 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
1987 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U
1988 // .. .. PREF_OPT2 = 0x0
1989 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
1990 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
1991 // .. .. UPDATE_CONTROL = 0x0
1992 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
1993 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
1994 // .. .. reserved_INIT_COMPLETE = 0x0
1995 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
1996 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
1997 // .. .. reserved_TST_CLK = 0x0
1998 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
1999 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
2000 // .. .. reserved_TST_HLN = 0x0
2001 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2002 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
2003 // .. .. reserved_TST_HLP = 0x0
2004 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2005 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
2006 // .. .. reserved_TST_RST = 0x0
2007 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2008 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
2009 // .. .. reserved_INT_DCI_EN = 0x0
2010 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2011 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
2013 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU
,0x00000823U
),
2014 // .. FINISH: DDRIOB SETTINGS
2015 // .. START: MIO PROGRAMMING
2016 // .. TRI_ENABLE = 0
2017 // .. ==> 0XF8000700[0:0] = 0x00000000U
2018 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2020 // .. ==> 0XF8000700[1:1] = 0x00000000U
2021 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2023 // .. ==> 0XF8000700[2:2] = 0x00000000U
2024 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2026 // .. ==> 0XF8000700[4:3] = 0x00000000U
2027 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2029 // .. ==> 0XF8000700[7:5] = 0x00000000U
2030 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2032 // .. ==> 0XF8000700[8:8] = 0x00000000U
2033 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2035 // .. ==> 0XF8000700[11:9] = 0x00000003U
2036 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2038 // .. ==> 0XF8000700[12:12] = 0x00000000U
2039 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2040 // .. DisableRcvr = 0
2041 // .. ==> 0XF8000700[13:13] = 0x00000000U
2042 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2044 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU
,0x00000600U
),
2045 // .. TRI_ENABLE = 0
2046 // .. ==> 0XF8000704[0:0] = 0x00000000U
2047 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2049 // .. ==> 0XF8000704[1:1] = 0x00000001U
2050 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2052 // .. ==> 0XF8000704[2:2] = 0x00000000U
2053 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2055 // .. ==> 0XF8000704[4:3] = 0x00000000U
2056 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2058 // .. ==> 0XF8000704[7:5] = 0x00000000U
2059 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2061 // .. ==> 0XF8000704[8:8] = 0x00000000U
2062 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2064 // .. ==> 0XF8000704[11:9] = 0x00000003U
2065 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2067 // .. ==> 0XF8000704[12:12] = 0x00000000U
2068 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2069 // .. DisableRcvr = 0
2070 // .. ==> 0XF8000704[13:13] = 0x00000000U
2071 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2073 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU
,0x00000602U
),
2074 // .. TRI_ENABLE = 0
2075 // .. ==> 0XF8000708[0:0] = 0x00000000U
2076 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2078 // .. ==> 0XF8000708[1:1] = 0x00000001U
2079 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2081 // .. ==> 0XF8000708[2:2] = 0x00000000U
2082 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2084 // .. ==> 0XF8000708[4:3] = 0x00000000U
2085 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2087 // .. ==> 0XF8000708[7:5] = 0x00000000U
2088 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2090 // .. ==> 0XF8000708[8:8] = 0x00000000U
2091 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2093 // .. ==> 0XF8000708[11:9] = 0x00000003U
2094 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2096 // .. ==> 0XF8000708[12:12] = 0x00000000U
2097 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2098 // .. DisableRcvr = 0
2099 // .. ==> 0XF8000708[13:13] = 0x00000000U
2100 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2102 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU
,0x00000602U
),
2103 // .. TRI_ENABLE = 0
2104 // .. ==> 0XF800070C[0:0] = 0x00000000U
2105 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2107 // .. ==> 0XF800070C[1:1] = 0x00000001U
2108 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2110 // .. ==> 0XF800070C[2:2] = 0x00000000U
2111 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2113 // .. ==> 0XF800070C[4:3] = 0x00000000U
2114 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2116 // .. ==> 0XF800070C[7:5] = 0x00000000U
2117 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2119 // .. ==> 0XF800070C[8:8] = 0x00000000U
2120 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2122 // .. ==> 0XF800070C[11:9] = 0x00000003U
2123 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2125 // .. ==> 0XF800070C[12:12] = 0x00000000U
2126 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2127 // .. DisableRcvr = 0
2128 // .. ==> 0XF800070C[13:13] = 0x00000000U
2129 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2131 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU
,0x00000602U
),
2132 // .. TRI_ENABLE = 0
2133 // .. ==> 0XF8000710[0:0] = 0x00000000U
2134 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2136 // .. ==> 0XF8000710[1:1] = 0x00000001U
2137 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2139 // .. ==> 0XF8000710[2:2] = 0x00000000U
2140 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2142 // .. ==> 0XF8000710[4:3] = 0x00000000U
2143 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2145 // .. ==> 0XF8000710[7:5] = 0x00000000U
2146 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2148 // .. ==> 0XF8000710[8:8] = 0x00000000U
2149 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2151 // .. ==> 0XF8000710[11:9] = 0x00000003U
2152 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2154 // .. ==> 0XF8000710[12:12] = 0x00000000U
2155 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2156 // .. DisableRcvr = 0
2157 // .. ==> 0XF8000710[13:13] = 0x00000000U
2158 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2160 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU
,0x00000602U
),
2161 // .. TRI_ENABLE = 0
2162 // .. ==> 0XF8000714[0:0] = 0x00000000U
2163 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2165 // .. ==> 0XF8000714[1:1] = 0x00000001U
2166 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2168 // .. ==> 0XF8000714[2:2] = 0x00000000U
2169 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2171 // .. ==> 0XF8000714[4:3] = 0x00000000U
2172 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2174 // .. ==> 0XF8000714[7:5] = 0x00000000U
2175 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2177 // .. ==> 0XF8000714[8:8] = 0x00000000U
2178 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2180 // .. ==> 0XF8000714[11:9] = 0x00000003U
2181 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2183 // .. ==> 0XF8000714[12:12] = 0x00000000U
2184 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2185 // .. DisableRcvr = 0
2186 // .. ==> 0XF8000714[13:13] = 0x00000000U
2187 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2189 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU
,0x00000602U
),
2190 // .. TRI_ENABLE = 0
2191 // .. ==> 0XF8000718[0:0] = 0x00000000U
2192 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2194 // .. ==> 0XF8000718[1:1] = 0x00000001U
2195 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2197 // .. ==> 0XF8000718[2:2] = 0x00000000U
2198 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2200 // .. ==> 0XF8000718[4:3] = 0x00000000U
2201 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2203 // .. ==> 0XF8000718[7:5] = 0x00000000U
2204 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2206 // .. ==> 0XF8000718[8:8] = 0x00000000U
2207 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2209 // .. ==> 0XF8000718[11:9] = 0x00000003U
2210 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2212 // .. ==> 0XF8000718[12:12] = 0x00000000U
2213 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2214 // .. DisableRcvr = 0
2215 // .. ==> 0XF8000718[13:13] = 0x00000000U
2216 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2218 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU
,0x00000602U
),
2219 // .. TRI_ENABLE = 0
2220 // .. ==> 0XF800071C[0:0] = 0x00000000U
2221 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2223 // .. ==> 0XF800071C[1:1] = 0x00000000U
2224 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2226 // .. ==> 0XF800071C[2:2] = 0x00000000U
2227 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2229 // .. ==> 0XF800071C[4:3] = 0x00000000U
2230 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2232 // .. ==> 0XF800071C[7:5] = 0x00000000U
2233 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2235 // .. ==> 0XF800071C[8:8] = 0x00000000U
2236 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2238 // .. ==> 0XF800071C[11:9] = 0x00000003U
2239 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2241 // .. ==> 0XF800071C[12:12] = 0x00000000U
2242 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2243 // .. DisableRcvr = 0
2244 // .. ==> 0XF800071C[13:13] = 0x00000000U
2245 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2247 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU
,0x00000600U
),
2248 // .. TRI_ENABLE = 0
2249 // .. ==> 0XF8000720[0:0] = 0x00000000U
2250 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2252 // .. ==> 0XF8000720[1:1] = 0x00000001U
2253 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2255 // .. ==> 0XF8000720[2:2] = 0x00000000U
2256 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2258 // .. ==> 0XF8000720[4:3] = 0x00000000U
2259 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2261 // .. ==> 0XF8000720[7:5] = 0x00000000U
2262 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2264 // .. ==> 0XF8000720[8:8] = 0x00000000U
2265 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2267 // .. ==> 0XF8000720[11:9] = 0x00000003U
2268 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2270 // .. ==> 0XF8000720[12:12] = 0x00000000U
2271 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2272 // .. DisableRcvr = 0
2273 // .. ==> 0XF8000720[13:13] = 0x00000000U
2274 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2276 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU
,0x00000602U
),
2277 // .. TRI_ENABLE = 0
2278 // .. ==> 0XF8000724[0:0] = 0x00000000U
2279 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2281 // .. ==> 0XF8000724[1:1] = 0x00000000U
2282 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2284 // .. ==> 0XF8000724[2:2] = 0x00000000U
2285 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2287 // .. ==> 0XF8000724[4:3] = 0x00000000U
2288 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2290 // .. ==> 0XF8000724[7:5] = 0x00000000U
2291 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2293 // .. ==> 0XF8000724[8:8] = 0x00000000U
2294 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2296 // .. ==> 0XF8000724[11:9] = 0x00000003U
2297 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2299 // .. ==> 0XF8000724[12:12] = 0x00000000U
2300 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2301 // .. DisableRcvr = 0
2302 // .. ==> 0XF8000724[13:13] = 0x00000000U
2303 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2305 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU
,0x00000600U
),
2306 // .. TRI_ENABLE = 0
2307 // .. ==> 0XF8000728[0:0] = 0x00000000U
2308 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2310 // .. ==> 0XF8000728[1:1] = 0x00000000U
2311 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2313 // .. ==> 0XF8000728[2:2] = 0x00000000U
2314 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2316 // .. ==> 0XF8000728[4:3] = 0x00000000U
2317 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2319 // .. ==> 0XF8000728[7:5] = 0x00000000U
2320 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2322 // .. ==> 0XF8000728[8:8] = 0x00000000U
2323 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2325 // .. ==> 0XF8000728[11:9] = 0x00000003U
2326 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2328 // .. ==> 0XF8000728[12:12] = 0x00000000U
2329 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2330 // .. DisableRcvr = 0
2331 // .. ==> 0XF8000728[13:13] = 0x00000000U
2332 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2334 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU
,0x00000600U
),
2335 // .. TRI_ENABLE = 0
2336 // .. ==> 0XF800072C[0:0] = 0x00000000U
2337 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2339 // .. ==> 0XF800072C[1:1] = 0x00000000U
2340 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2342 // .. ==> 0XF800072C[2:2] = 0x00000000U
2343 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2345 // .. ==> 0XF800072C[4:3] = 0x00000000U
2346 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2348 // .. ==> 0XF800072C[7:5] = 0x00000000U
2349 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2351 // .. ==> 0XF800072C[8:8] = 0x00000000U
2352 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2354 // .. ==> 0XF800072C[11:9] = 0x00000003U
2355 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2357 // .. ==> 0XF800072C[12:12] = 0x00000000U
2358 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2359 // .. DisableRcvr = 0
2360 // .. ==> 0XF800072C[13:13] = 0x00000000U
2361 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2363 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU
,0x00000600U
),
2364 // .. TRI_ENABLE = 0
2365 // .. ==> 0XF8000730[0:0] = 0x00000000U
2366 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2368 // .. ==> 0XF8000730[1:1] = 0x00000000U
2369 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2371 // .. ==> 0XF8000730[2:2] = 0x00000000U
2372 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2374 // .. ==> 0XF8000730[4:3] = 0x00000000U
2375 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2377 // .. ==> 0XF8000730[7:5] = 0x00000000U
2378 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2380 // .. ==> 0XF8000730[8:8] = 0x00000000U
2381 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2383 // .. ==> 0XF8000730[11:9] = 0x00000003U
2384 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2386 // .. ==> 0XF8000730[12:12] = 0x00000000U
2387 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2388 // .. DisableRcvr = 0
2389 // .. ==> 0XF8000730[13:13] = 0x00000000U
2390 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2392 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU
,0x00000600U
),
2393 // .. TRI_ENABLE = 0
2394 // .. ==> 0XF8000734[0:0] = 0x00000000U
2395 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2397 // .. ==> 0XF8000734[1:1] = 0x00000000U
2398 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2400 // .. ==> 0XF8000734[2:2] = 0x00000000U
2401 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2403 // .. ==> 0XF8000734[4:3] = 0x00000000U
2404 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2406 // .. ==> 0XF8000734[7:5] = 0x00000000U
2407 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2409 // .. ==> 0XF8000734[8:8] = 0x00000000U
2410 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2412 // .. ==> 0XF8000734[11:9] = 0x00000003U
2413 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2415 // .. ==> 0XF8000734[12:12] = 0x00000000U
2416 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2417 // .. DisableRcvr = 0
2418 // .. ==> 0XF8000734[13:13] = 0x00000000U
2419 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2421 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU
,0x00000600U
),
2422 // .. TRI_ENABLE = 0
2423 // .. ==> 0XF8000738[0:0] = 0x00000000U
2424 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2426 // .. ==> 0XF8000738[1:1] = 0x00000000U
2427 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2429 // .. ==> 0XF8000738[2:2] = 0x00000000U
2430 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2432 // .. ==> 0XF8000738[4:3] = 0x00000000U
2433 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2435 // .. ==> 0XF8000738[7:5] = 0x00000000U
2436 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2438 // .. ==> 0XF8000738[8:8] = 0x00000000U
2439 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2441 // .. ==> 0XF8000738[11:9] = 0x00000003U
2442 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2444 // .. ==> 0XF8000738[12:12] = 0x00000000U
2445 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2446 // .. DisableRcvr = 0
2447 // .. ==> 0XF8000738[13:13] = 0x00000000U
2448 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2450 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU
,0x00000600U
),
2451 // .. TRI_ENABLE = 0
2452 // .. ==> 0XF800073C[0:0] = 0x00000000U
2453 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2455 // .. ==> 0XF800073C[1:1] = 0x00000000U
2456 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2458 // .. ==> 0XF800073C[2:2] = 0x00000000U
2459 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2461 // .. ==> 0XF800073C[4:3] = 0x00000000U
2462 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2464 // .. ==> 0XF800073C[7:5] = 0x00000000U
2465 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2467 // .. ==> 0XF800073C[8:8] = 0x00000000U
2468 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2470 // .. ==> 0XF800073C[11:9] = 0x00000003U
2471 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
2473 // .. ==> 0XF800073C[12:12] = 0x00000000U
2474 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2475 // .. DisableRcvr = 0
2476 // .. ==> 0XF800073C[13:13] = 0x00000000U
2477 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2479 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU
,0x00000600U
),
2480 // .. TRI_ENABLE = 0
2481 // .. ==> 0XF8000740[0:0] = 0x00000000U
2482 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2484 // .. ==> 0XF8000740[1:1] = 0x00000001U
2485 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2487 // .. ==> 0XF8000740[2:2] = 0x00000000U
2488 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2490 // .. ==> 0XF8000740[4:3] = 0x00000000U
2491 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2493 // .. ==> 0XF8000740[7:5] = 0x00000000U
2494 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2496 // .. ==> 0XF8000740[8:8] = 0x00000000U
2497 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2499 // .. ==> 0XF8000740[11:9] = 0x00000001U
2500 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2502 // .. ==> 0XF8000740[12:12] = 0x00000000U
2503 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2504 // .. DisableRcvr = 0
2505 // .. ==> 0XF8000740[13:13] = 0x00000000U
2506 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2508 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU
,0x00000202U
),
2509 // .. TRI_ENABLE = 0
2510 // .. ==> 0XF8000744[0:0] = 0x00000000U
2511 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2513 // .. ==> 0XF8000744[1:1] = 0x00000001U
2514 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2516 // .. ==> 0XF8000744[2:2] = 0x00000000U
2517 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2519 // .. ==> 0XF8000744[4:3] = 0x00000000U
2520 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2522 // .. ==> 0XF8000744[7:5] = 0x00000000U
2523 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2525 // .. ==> 0XF8000744[8:8] = 0x00000000U
2526 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2528 // .. ==> 0XF8000744[11:9] = 0x00000001U
2529 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2531 // .. ==> 0XF8000744[12:12] = 0x00000000U
2532 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2533 // .. DisableRcvr = 0
2534 // .. ==> 0XF8000744[13:13] = 0x00000000U
2535 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2537 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU
,0x00000202U
),
2538 // .. TRI_ENABLE = 0
2539 // .. ==> 0XF8000748[0:0] = 0x00000000U
2540 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2542 // .. ==> 0XF8000748[1:1] = 0x00000001U
2543 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2545 // .. ==> 0XF8000748[2:2] = 0x00000000U
2546 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2548 // .. ==> 0XF8000748[4:3] = 0x00000000U
2549 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2551 // .. ==> 0XF8000748[7:5] = 0x00000000U
2552 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2554 // .. ==> 0XF8000748[8:8] = 0x00000000U
2555 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2557 // .. ==> 0XF8000748[11:9] = 0x00000001U
2558 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2560 // .. ==> 0XF8000748[12:12] = 0x00000000U
2561 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2562 // .. DisableRcvr = 0
2563 // .. ==> 0XF8000748[13:13] = 0x00000000U
2564 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2566 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU
,0x00000202U
),
2567 // .. TRI_ENABLE = 0
2568 // .. ==> 0XF800074C[0:0] = 0x00000000U
2569 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2571 // .. ==> 0XF800074C[1:1] = 0x00000001U
2572 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2574 // .. ==> 0XF800074C[2:2] = 0x00000000U
2575 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2577 // .. ==> 0XF800074C[4:3] = 0x00000000U
2578 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2580 // .. ==> 0XF800074C[7:5] = 0x00000000U
2581 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2583 // .. ==> 0XF800074C[8:8] = 0x00000000U
2584 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2586 // .. ==> 0XF800074C[11:9] = 0x00000001U
2587 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2589 // .. ==> 0XF800074C[12:12] = 0x00000000U
2590 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2591 // .. DisableRcvr = 0
2592 // .. ==> 0XF800074C[13:13] = 0x00000000U
2593 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2595 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU
,0x00000202U
),
2596 // .. TRI_ENABLE = 0
2597 // .. ==> 0XF8000750[0:0] = 0x00000000U
2598 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2600 // .. ==> 0XF8000750[1:1] = 0x00000001U
2601 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2603 // .. ==> 0XF8000750[2:2] = 0x00000000U
2604 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2606 // .. ==> 0XF8000750[4:3] = 0x00000000U
2607 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2609 // .. ==> 0XF8000750[7:5] = 0x00000000U
2610 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2612 // .. ==> 0XF8000750[8:8] = 0x00000000U
2613 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2615 // .. ==> 0XF8000750[11:9] = 0x00000001U
2616 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2618 // .. ==> 0XF8000750[12:12] = 0x00000000U
2619 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2620 // .. DisableRcvr = 0
2621 // .. ==> 0XF8000750[13:13] = 0x00000000U
2622 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2624 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU
,0x00000202U
),
2625 // .. TRI_ENABLE = 0
2626 // .. ==> 0XF8000754[0:0] = 0x00000000U
2627 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2629 // .. ==> 0XF8000754[1:1] = 0x00000001U
2630 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2632 // .. ==> 0XF8000754[2:2] = 0x00000000U
2633 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2635 // .. ==> 0XF8000754[4:3] = 0x00000000U
2636 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2638 // .. ==> 0XF8000754[7:5] = 0x00000000U
2639 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2641 // .. ==> 0XF8000754[8:8] = 0x00000000U
2642 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2644 // .. ==> 0XF8000754[11:9] = 0x00000001U
2645 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2647 // .. ==> 0XF8000754[12:12] = 0x00000000U
2648 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2649 // .. DisableRcvr = 0
2650 // .. ==> 0XF8000754[13:13] = 0x00000000U
2651 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2653 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU
,0x00000202U
),
2654 // .. TRI_ENABLE = 1
2655 // .. ==> 0XF8000758[0:0] = 0x00000001U
2656 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2658 // .. ==> 0XF8000758[1:1] = 0x00000001U
2659 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2661 // .. ==> 0XF8000758[2:2] = 0x00000000U
2662 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2664 // .. ==> 0XF8000758[4:3] = 0x00000000U
2665 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2667 // .. ==> 0XF8000758[7:5] = 0x00000000U
2668 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2670 // .. ==> 0XF8000758[8:8] = 0x00000000U
2671 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2673 // .. ==> 0XF8000758[11:9] = 0x00000001U
2674 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2676 // .. ==> 0XF8000758[12:12] = 0x00000000U
2677 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2678 // .. DisableRcvr = 0
2679 // .. ==> 0XF8000758[13:13] = 0x00000000U
2680 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2682 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU
,0x00000203U
),
2683 // .. TRI_ENABLE = 1
2684 // .. ==> 0XF800075C[0:0] = 0x00000001U
2685 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2687 // .. ==> 0XF800075C[1:1] = 0x00000001U
2688 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2690 // .. ==> 0XF800075C[2:2] = 0x00000000U
2691 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2693 // .. ==> 0XF800075C[4:3] = 0x00000000U
2694 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2696 // .. ==> 0XF800075C[7:5] = 0x00000000U
2697 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2699 // .. ==> 0XF800075C[8:8] = 0x00000000U
2700 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2702 // .. ==> 0XF800075C[11:9] = 0x00000001U
2703 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2705 // .. ==> 0XF800075C[12:12] = 0x00000000U
2706 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2707 // .. DisableRcvr = 0
2708 // .. ==> 0XF800075C[13:13] = 0x00000000U
2709 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2711 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU
,0x00000203U
),
2712 // .. TRI_ENABLE = 1
2713 // .. ==> 0XF8000760[0:0] = 0x00000001U
2714 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2716 // .. ==> 0XF8000760[1:1] = 0x00000001U
2717 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2719 // .. ==> 0XF8000760[2:2] = 0x00000000U
2720 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2722 // .. ==> 0XF8000760[4:3] = 0x00000000U
2723 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2725 // .. ==> 0XF8000760[7:5] = 0x00000000U
2726 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2728 // .. ==> 0XF8000760[8:8] = 0x00000000U
2729 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2731 // .. ==> 0XF8000760[11:9] = 0x00000001U
2732 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2734 // .. ==> 0XF8000760[12:12] = 0x00000000U
2735 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2736 // .. DisableRcvr = 0
2737 // .. ==> 0XF8000760[13:13] = 0x00000000U
2738 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2740 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU
,0x00000203U
),
2741 // .. TRI_ENABLE = 1
2742 // .. ==> 0XF8000764[0:0] = 0x00000001U
2743 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2745 // .. ==> 0XF8000764[1:1] = 0x00000001U
2746 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2748 // .. ==> 0XF8000764[2:2] = 0x00000000U
2749 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2751 // .. ==> 0XF8000764[4:3] = 0x00000000U
2752 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2754 // .. ==> 0XF8000764[7:5] = 0x00000000U
2755 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2757 // .. ==> 0XF8000764[8:8] = 0x00000000U
2758 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2760 // .. ==> 0XF8000764[11:9] = 0x00000001U
2761 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2763 // .. ==> 0XF8000764[12:12] = 0x00000000U
2764 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2765 // .. DisableRcvr = 0
2766 // .. ==> 0XF8000764[13:13] = 0x00000000U
2767 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2769 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU
,0x00000203U
),
2770 // .. TRI_ENABLE = 1
2771 // .. ==> 0XF8000768[0:0] = 0x00000001U
2772 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2774 // .. ==> 0XF8000768[1:1] = 0x00000001U
2775 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2777 // .. ==> 0XF8000768[2:2] = 0x00000000U
2778 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2780 // .. ==> 0XF8000768[4:3] = 0x00000000U
2781 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2783 // .. ==> 0XF8000768[7:5] = 0x00000000U
2784 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2786 // .. ==> 0XF8000768[8:8] = 0x00000000U
2787 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2789 // .. ==> 0XF8000768[11:9] = 0x00000001U
2790 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2792 // .. ==> 0XF8000768[12:12] = 0x00000000U
2793 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2794 // .. DisableRcvr = 0
2795 // .. ==> 0XF8000768[13:13] = 0x00000000U
2796 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2798 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU
,0x00000203U
),
2799 // .. TRI_ENABLE = 1
2800 // .. ==> 0XF800076C[0:0] = 0x00000001U
2801 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2803 // .. ==> 0XF800076C[1:1] = 0x00000001U
2804 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2806 // .. ==> 0XF800076C[2:2] = 0x00000000U
2807 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2809 // .. ==> 0XF800076C[4:3] = 0x00000000U
2810 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2812 // .. ==> 0XF800076C[7:5] = 0x00000000U
2813 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2815 // .. ==> 0XF800076C[8:8] = 0x00000000U
2816 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2818 // .. ==> 0XF800076C[11:9] = 0x00000001U
2819 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2821 // .. ==> 0XF800076C[12:12] = 0x00000000U
2822 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2823 // .. DisableRcvr = 0
2824 // .. ==> 0XF800076C[13:13] = 0x00000000U
2825 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2827 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU
,0x00000203U
),
2828 // .. TRI_ENABLE = 0
2829 // .. ==> 0XF8000770[0:0] = 0x00000000U
2830 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2832 // .. ==> 0XF8000770[1:1] = 0x00000000U
2833 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2835 // .. ==> 0XF8000770[2:2] = 0x00000001U
2836 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2838 // .. ==> 0XF8000770[4:3] = 0x00000000U
2839 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2841 // .. ==> 0XF8000770[7:5] = 0x00000000U
2842 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2844 // .. ==> 0XF8000770[8:8] = 0x00000000U
2845 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2847 // .. ==> 0XF8000770[11:9] = 0x00000001U
2848 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2850 // .. ==> 0XF8000770[12:12] = 0x00000000U
2851 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2852 // .. DisableRcvr = 0
2853 // .. ==> 0XF8000770[13:13] = 0x00000000U
2854 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2856 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU
,0x00000204U
),
2857 // .. TRI_ENABLE = 1
2858 // .. ==> 0XF8000774[0:0] = 0x00000001U
2859 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2861 // .. ==> 0XF8000774[1:1] = 0x00000000U
2862 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2864 // .. ==> 0XF8000774[2:2] = 0x00000001U
2865 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2867 // .. ==> 0XF8000774[4:3] = 0x00000000U
2868 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2870 // .. ==> 0XF8000774[7:5] = 0x00000000U
2871 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2873 // .. ==> 0XF8000774[8:8] = 0x00000000U
2874 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2876 // .. ==> 0XF8000774[11:9] = 0x00000001U
2877 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2879 // .. ==> 0XF8000774[12:12] = 0x00000000U
2880 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2881 // .. DisableRcvr = 0
2882 // .. ==> 0XF8000774[13:13] = 0x00000000U
2883 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2885 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU
,0x00000205U
),
2886 // .. TRI_ENABLE = 0
2887 // .. ==> 0XF8000778[0:0] = 0x00000000U
2888 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2890 // .. ==> 0XF8000778[1:1] = 0x00000000U
2891 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2893 // .. ==> 0XF8000778[2:2] = 0x00000001U
2894 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2896 // .. ==> 0XF8000778[4:3] = 0x00000000U
2897 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2899 // .. ==> 0XF8000778[7:5] = 0x00000000U
2900 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2902 // .. ==> 0XF8000778[8:8] = 0x00000000U
2903 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2905 // .. ==> 0XF8000778[11:9] = 0x00000001U
2906 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2908 // .. ==> 0XF8000778[12:12] = 0x00000000U
2909 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2910 // .. DisableRcvr = 0
2911 // .. ==> 0XF8000778[13:13] = 0x00000000U
2912 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2914 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU
,0x00000204U
),
2915 // .. TRI_ENABLE = 1
2916 // .. ==> 0XF800077C[0:0] = 0x00000001U
2917 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2919 // .. ==> 0XF800077C[1:1] = 0x00000000U
2920 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2922 // .. ==> 0XF800077C[2:2] = 0x00000001U
2923 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2925 // .. ==> 0XF800077C[4:3] = 0x00000000U
2926 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2928 // .. ==> 0XF800077C[7:5] = 0x00000000U
2929 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2931 // .. ==> 0XF800077C[8:8] = 0x00000000U
2932 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2934 // .. ==> 0XF800077C[11:9] = 0x00000001U
2935 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2937 // .. ==> 0XF800077C[12:12] = 0x00000000U
2938 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2939 // .. DisableRcvr = 0
2940 // .. ==> 0XF800077C[13:13] = 0x00000000U
2941 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2943 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU
,0x00000205U
),
2944 // .. TRI_ENABLE = 0
2945 // .. ==> 0XF8000780[0:0] = 0x00000000U
2946 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2948 // .. ==> 0XF8000780[1:1] = 0x00000000U
2949 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2951 // .. ==> 0XF8000780[2:2] = 0x00000001U
2952 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2954 // .. ==> 0XF8000780[4:3] = 0x00000000U
2955 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2957 // .. ==> 0XF8000780[7:5] = 0x00000000U
2958 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2960 // .. ==> 0XF8000780[8:8] = 0x00000000U
2961 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2963 // .. ==> 0XF8000780[11:9] = 0x00000001U
2964 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2966 // .. ==> 0XF8000780[12:12] = 0x00000000U
2967 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2968 // .. DisableRcvr = 0
2969 // .. ==> 0XF8000780[13:13] = 0x00000000U
2970 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2972 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU
,0x00000204U
),
2973 // .. TRI_ENABLE = 0
2974 // .. ==> 0XF8000784[0:0] = 0x00000000U
2975 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2977 // .. ==> 0XF8000784[1:1] = 0x00000000U
2978 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2980 // .. ==> 0XF8000784[2:2] = 0x00000001U
2981 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2983 // .. ==> 0XF8000784[4:3] = 0x00000000U
2984 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2986 // .. ==> 0XF8000784[7:5] = 0x00000000U
2987 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2989 // .. ==> 0XF8000784[8:8] = 0x00000000U
2990 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2992 // .. ==> 0XF8000784[11:9] = 0x00000001U
2993 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2995 // .. ==> 0XF8000784[12:12] = 0x00000000U
2996 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2997 // .. DisableRcvr = 0
2998 // .. ==> 0XF8000784[13:13] = 0x00000000U
2999 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3001 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU
,0x00000204U
),
3002 // .. TRI_ENABLE = 0
3003 // .. ==> 0XF8000788[0:0] = 0x00000000U
3004 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3006 // .. ==> 0XF8000788[1:1] = 0x00000000U
3007 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3009 // .. ==> 0XF8000788[2:2] = 0x00000001U
3010 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3012 // .. ==> 0XF8000788[4:3] = 0x00000000U
3013 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3015 // .. ==> 0XF8000788[7:5] = 0x00000000U
3016 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3018 // .. ==> 0XF8000788[8:8] = 0x00000000U
3019 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3021 // .. ==> 0XF8000788[11:9] = 0x00000001U
3022 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3024 // .. ==> 0XF8000788[12:12] = 0x00000000U
3025 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3026 // .. DisableRcvr = 0
3027 // .. ==> 0XF8000788[13:13] = 0x00000000U
3028 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3030 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU
,0x00000204U
),
3031 // .. TRI_ENABLE = 0
3032 // .. ==> 0XF800078C[0:0] = 0x00000000U
3033 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3035 // .. ==> 0XF800078C[1:1] = 0x00000000U
3036 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3038 // .. ==> 0XF800078C[2:2] = 0x00000001U
3039 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3041 // .. ==> 0XF800078C[4:3] = 0x00000000U
3042 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3044 // .. ==> 0XF800078C[7:5] = 0x00000000U
3045 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3047 // .. ==> 0XF800078C[8:8] = 0x00000000U
3048 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3050 // .. ==> 0XF800078C[11:9] = 0x00000001U
3051 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3053 // .. ==> 0XF800078C[12:12] = 0x00000000U
3054 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3055 // .. DisableRcvr = 0
3056 // .. ==> 0XF800078C[13:13] = 0x00000000U
3057 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3059 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU
,0x00000204U
),
3060 // .. TRI_ENABLE = 1
3061 // .. ==> 0XF8000790[0:0] = 0x00000001U
3062 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3064 // .. ==> 0XF8000790[1:1] = 0x00000000U
3065 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3067 // .. ==> 0XF8000790[2:2] = 0x00000001U
3068 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3070 // .. ==> 0XF8000790[4:3] = 0x00000000U
3071 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3073 // .. ==> 0XF8000790[7:5] = 0x00000000U
3074 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3076 // .. ==> 0XF8000790[8:8] = 0x00000000U
3077 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3079 // .. ==> 0XF8000790[11:9] = 0x00000001U
3080 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3082 // .. ==> 0XF8000790[12:12] = 0x00000000U
3083 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3084 // .. DisableRcvr = 0
3085 // .. ==> 0XF8000790[13:13] = 0x00000000U
3086 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3088 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU
,0x00000205U
),
3089 // .. TRI_ENABLE = 0
3090 // .. ==> 0XF8000794[0:0] = 0x00000000U
3091 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3093 // .. ==> 0XF8000794[1:1] = 0x00000000U
3094 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3096 // .. ==> 0XF8000794[2:2] = 0x00000001U
3097 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3099 // .. ==> 0XF8000794[4:3] = 0x00000000U
3100 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3102 // .. ==> 0XF8000794[7:5] = 0x00000000U
3103 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3105 // .. ==> 0XF8000794[8:8] = 0x00000000U
3106 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3108 // .. ==> 0XF8000794[11:9] = 0x00000001U
3109 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3111 // .. ==> 0XF8000794[12:12] = 0x00000000U
3112 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3113 // .. DisableRcvr = 0
3114 // .. ==> 0XF8000794[13:13] = 0x00000000U
3115 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3117 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU
,0x00000204U
),
3118 // .. TRI_ENABLE = 0
3119 // .. ==> 0XF8000798[0:0] = 0x00000000U
3120 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3122 // .. ==> 0XF8000798[1:1] = 0x00000000U
3123 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3125 // .. ==> 0XF8000798[2:2] = 0x00000001U
3126 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3128 // .. ==> 0XF8000798[4:3] = 0x00000000U
3129 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3131 // .. ==> 0XF8000798[7:5] = 0x00000000U
3132 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3134 // .. ==> 0XF8000798[8:8] = 0x00000000U
3135 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3137 // .. ==> 0XF8000798[11:9] = 0x00000001U
3138 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3140 // .. ==> 0XF8000798[12:12] = 0x00000000U
3141 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3142 // .. DisableRcvr = 0
3143 // .. ==> 0XF8000798[13:13] = 0x00000000U
3144 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3146 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU
,0x00000204U
),
3147 // .. TRI_ENABLE = 0
3148 // .. ==> 0XF800079C[0:0] = 0x00000000U
3149 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3151 // .. ==> 0XF800079C[1:1] = 0x00000000U
3152 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3154 // .. ==> 0XF800079C[2:2] = 0x00000001U
3155 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3157 // .. ==> 0XF800079C[4:3] = 0x00000000U
3158 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3160 // .. ==> 0XF800079C[7:5] = 0x00000000U
3161 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3163 // .. ==> 0XF800079C[8:8] = 0x00000000U
3164 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3166 // .. ==> 0XF800079C[11:9] = 0x00000001U
3167 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3169 // .. ==> 0XF800079C[12:12] = 0x00000000U
3170 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3171 // .. DisableRcvr = 0
3172 // .. ==> 0XF800079C[13:13] = 0x00000000U
3173 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3175 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU
,0x00000204U
),
3176 // .. TRI_ENABLE = 0
3177 // .. ==> 0XF80007A0[0:0] = 0x00000000U
3178 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3180 // .. ==> 0XF80007A0[1:1] = 0x00000000U
3181 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3183 // .. ==> 0XF80007A0[2:2] = 0x00000000U
3184 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3186 // .. ==> 0XF80007A0[4:3] = 0x00000000U
3187 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3189 // .. ==> 0XF80007A0[7:5] = 0x00000004U
3190 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3192 // .. ==> 0XF80007A0[8:8] = 0x00000000U
3193 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3195 // .. ==> 0XF80007A0[11:9] = 0x00000001U
3196 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3198 // .. ==> 0XF80007A0[12:12] = 0x00000000U
3199 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3200 // .. DisableRcvr = 0
3201 // .. ==> 0XF80007A0[13:13] = 0x00000000U
3202 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3204 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU
,0x00000280U
),
3205 // .. TRI_ENABLE = 0
3206 // .. ==> 0XF80007A4[0:0] = 0x00000000U
3207 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3209 // .. ==> 0XF80007A4[1:1] = 0x00000000U
3210 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3212 // .. ==> 0XF80007A4[2:2] = 0x00000000U
3213 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3215 // .. ==> 0XF80007A4[4:3] = 0x00000000U
3216 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3218 // .. ==> 0XF80007A4[7:5] = 0x00000004U
3219 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3221 // .. ==> 0XF80007A4[8:8] = 0x00000000U
3222 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3224 // .. ==> 0XF80007A4[11:9] = 0x00000001U
3225 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3227 // .. ==> 0XF80007A4[12:12] = 0x00000000U
3228 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3229 // .. DisableRcvr = 0
3230 // .. ==> 0XF80007A4[13:13] = 0x00000000U
3231 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3233 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU
,0x00000280U
),
3234 // .. TRI_ENABLE = 0
3235 // .. ==> 0XF80007A8[0:0] = 0x00000000U
3236 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3238 // .. ==> 0XF80007A8[1:1] = 0x00000000U
3239 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3241 // .. ==> 0XF80007A8[2:2] = 0x00000000U
3242 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3244 // .. ==> 0XF80007A8[4:3] = 0x00000000U
3245 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3247 // .. ==> 0XF80007A8[7:5] = 0x00000004U
3248 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3250 // .. ==> 0XF80007A8[8:8] = 0x00000000U
3251 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3253 // .. ==> 0XF80007A8[11:9] = 0x00000001U
3254 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3256 // .. ==> 0XF80007A8[12:12] = 0x00000000U
3257 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3258 // .. DisableRcvr = 0
3259 // .. ==> 0XF80007A8[13:13] = 0x00000000U
3260 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3262 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU
,0x00000280U
),
3263 // .. TRI_ENABLE = 0
3264 // .. ==> 0XF80007AC[0:0] = 0x00000000U
3265 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3267 // .. ==> 0XF80007AC[1:1] = 0x00000000U
3268 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3270 // .. ==> 0XF80007AC[2:2] = 0x00000000U
3271 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3273 // .. ==> 0XF80007AC[4:3] = 0x00000000U
3274 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3276 // .. ==> 0XF80007AC[7:5] = 0x00000004U
3277 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3279 // .. ==> 0XF80007AC[8:8] = 0x00000000U
3280 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3282 // .. ==> 0XF80007AC[11:9] = 0x00000001U
3283 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3285 // .. ==> 0XF80007AC[12:12] = 0x00000000U
3286 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3287 // .. DisableRcvr = 0
3288 // .. ==> 0XF80007AC[13:13] = 0x00000000U
3289 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3291 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU
,0x00000280U
),
3292 // .. TRI_ENABLE = 0
3293 // .. ==> 0XF80007B0[0:0] = 0x00000000U
3294 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3296 // .. ==> 0XF80007B0[1:1] = 0x00000000U
3297 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3299 // .. ==> 0XF80007B0[2:2] = 0x00000000U
3300 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3302 // .. ==> 0XF80007B0[4:3] = 0x00000000U
3303 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3305 // .. ==> 0XF80007B0[7:5] = 0x00000004U
3306 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3308 // .. ==> 0XF80007B0[8:8] = 0x00000000U
3309 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3311 // .. ==> 0XF80007B0[11:9] = 0x00000001U
3312 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3314 // .. ==> 0XF80007B0[12:12] = 0x00000000U
3315 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3316 // .. DisableRcvr = 0
3317 // .. ==> 0XF80007B0[13:13] = 0x00000000U
3318 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3320 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU
,0x00000280U
),
3321 // .. TRI_ENABLE = 0
3322 // .. ==> 0XF80007B4[0:0] = 0x00000000U
3323 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3325 // .. ==> 0XF80007B4[1:1] = 0x00000000U
3326 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3328 // .. ==> 0XF80007B4[2:2] = 0x00000000U
3329 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3331 // .. ==> 0XF80007B4[4:3] = 0x00000000U
3332 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3334 // .. ==> 0XF80007B4[7:5] = 0x00000004U
3335 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3337 // .. ==> 0XF80007B4[8:8] = 0x00000000U
3338 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3340 // .. ==> 0XF80007B4[11:9] = 0x00000001U
3341 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3343 // .. ==> 0XF80007B4[12:12] = 0x00000000U
3344 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3345 // .. DisableRcvr = 0
3346 // .. ==> 0XF80007B4[13:13] = 0x00000000U
3347 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3349 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU
,0x00000280U
),
3350 // .. TRI_ENABLE = 1
3351 // .. ==> 0XF80007B8[0:0] = 0x00000001U
3352 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3354 // .. ==> 0XF80007B8[8:8] = 0x00000000U
3355 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3357 // .. ==> 0XF80007B8[11:9] = 0x00000001U
3358 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3360 // .. ==> 0XF80007B8[12:12] = 0x00000000U
3361 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3362 // .. DisableRcvr = 0
3363 // .. ==> 0XF80007B8[13:13] = 0x00000000U
3364 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3366 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U
,0x00000201U
),
3367 // .. TRI_ENABLE = 0
3368 // .. ==> 0XF80007BC[0:0] = 0x00000000U
3369 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3371 // .. ==> 0XF80007BC[1:1] = 0x00000000U
3372 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3374 // .. ==> 0XF80007BC[2:2] = 0x00000000U
3375 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3377 // .. ==> 0XF80007BC[4:3] = 0x00000000U
3378 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3380 // .. ==> 0XF80007BC[7:5] = 0x00000000U
3381 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3383 // .. ==> 0XF80007BC[8:8] = 0x00000000U
3384 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3386 // .. ==> 0XF80007BC[11:9] = 0x00000001U
3387 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3389 // .. ==> 0XF80007BC[12:12] = 0x00000000U
3390 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3391 // .. DisableRcvr = 0
3392 // .. ==> 0XF80007BC[13:13] = 0x00000000U
3393 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3395 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU
,0x00000200U
),
3396 // .. TRI_ENABLE = 0
3397 // .. ==> 0XF80007C0[0:0] = 0x00000000U
3398 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3400 // .. ==> 0XF80007C0[1:1] = 0x00000000U
3401 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3403 // .. ==> 0XF80007C0[2:2] = 0x00000000U
3404 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3406 // .. ==> 0XF80007C0[4:3] = 0x00000000U
3407 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3409 // .. ==> 0XF80007C0[7:5] = 0x00000007U
3410 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3412 // .. ==> 0XF80007C0[8:8] = 0x00000000U
3413 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3415 // .. ==> 0XF80007C0[11:9] = 0x00000001U
3416 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3418 // .. ==> 0XF80007C0[12:12] = 0x00000000U
3419 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3420 // .. DisableRcvr = 0
3421 // .. ==> 0XF80007C0[13:13] = 0x00000000U
3422 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3424 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU
,0x000002E0U
),
3425 // .. TRI_ENABLE = 1
3426 // .. ==> 0XF80007C4[0:0] = 0x00000001U
3427 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3429 // .. ==> 0XF80007C4[1:1] = 0x00000000U
3430 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3432 // .. ==> 0XF80007C4[2:2] = 0x00000000U
3433 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3435 // .. ==> 0XF80007C4[4:3] = 0x00000000U
3436 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3438 // .. ==> 0XF80007C4[7:5] = 0x00000007U
3439 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3441 // .. ==> 0XF80007C4[8:8] = 0x00000000U
3442 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3444 // .. ==> 0XF80007C4[11:9] = 0x00000001U
3445 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3447 // .. ==> 0XF80007C4[12:12] = 0x00000000U
3448 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3449 // .. DisableRcvr = 0
3450 // .. ==> 0XF80007C4[13:13] = 0x00000000U
3451 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3453 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU
,0x000002E1U
),
3454 // .. TRI_ENABLE = 1
3455 // .. ==> 0XF80007C8[0:0] = 0x00000001U
3456 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3458 // .. ==> 0XF80007C8[8:8] = 0x00000000U
3459 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3461 // .. ==> 0XF80007C8[11:9] = 0x00000001U
3462 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3464 // .. ==> 0XF80007C8[12:12] = 0x00000000U
3465 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3466 // .. DisableRcvr = 0
3467 // .. ==> 0XF80007C8[13:13] = 0x00000000U
3468 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3470 EMIT_MASKWRITE(0XF80007C8, 0x00003F01U
,0x00000201U
),
3471 // .. TRI_ENABLE = 0
3472 // .. ==> 0XF80007CC[0:0] = 0x00000000U
3473 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3475 // .. ==> 0XF80007CC[1:1] = 0x00000000U
3476 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3478 // .. ==> 0XF80007CC[2:2] = 0x00000000U
3479 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3481 // .. ==> 0XF80007CC[4:3] = 0x00000000U
3482 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3484 // .. ==> 0XF80007CC[7:5] = 0x00000000U
3485 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3487 // .. ==> 0XF80007CC[8:8] = 0x00000000U
3488 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3490 // .. ==> 0XF80007CC[11:9] = 0x00000001U
3491 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3493 // .. ==> 0XF80007CC[12:12] = 0x00000000U
3494 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3495 // .. DisableRcvr = 0
3496 // .. ==> 0XF80007CC[13:13] = 0x00000000U
3497 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3499 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU
,0x00000200U
),
3500 // .. TRI_ENABLE = 0
3501 // .. ==> 0XF80007D0[0:0] = 0x00000000U
3502 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3504 // .. ==> 0XF80007D0[1:1] = 0x00000000U
3505 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3507 // .. ==> 0XF80007D0[2:2] = 0x00000000U
3508 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3510 // .. ==> 0XF80007D0[4:3] = 0x00000000U
3511 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3513 // .. ==> 0XF80007D0[7:5] = 0x00000004U
3514 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3516 // .. ==> 0XF80007D0[8:8] = 0x00000000U
3517 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3519 // .. ==> 0XF80007D0[11:9] = 0x00000001U
3520 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3522 // .. ==> 0XF80007D0[12:12] = 0x00000000U
3523 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3524 // .. DisableRcvr = 0
3525 // .. ==> 0XF80007D0[13:13] = 0x00000000U
3526 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3528 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU
,0x00000280U
),
3529 // .. TRI_ENABLE = 0
3530 // .. ==> 0XF80007D4[0:0] = 0x00000000U
3531 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3533 // .. ==> 0XF80007D4[1:1] = 0x00000000U
3534 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3536 // .. ==> 0XF80007D4[2:2] = 0x00000000U
3537 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3539 // .. ==> 0XF80007D4[4:3] = 0x00000000U
3540 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3542 // .. ==> 0XF80007D4[7:5] = 0x00000004U
3543 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3545 // .. ==> 0XF80007D4[8:8] = 0x00000000U
3546 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3548 // .. ==> 0XF80007D4[11:9] = 0x00000001U
3549 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3551 // .. ==> 0XF80007D4[12:12] = 0x00000000U
3552 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3553 // .. DisableRcvr = 0
3554 // .. ==> 0XF80007D4[13:13] = 0x00000000U
3555 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3557 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU
,0x00000280U
),
3558 // .. SDIO0_WP_SEL = 50
3559 // .. ==> 0XF8000830[5:0] = 0x00000032U
3560 // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
3561 // .. SDIO0_CD_SEL = 46
3562 // .. ==> 0XF8000830[21:16] = 0x0000002EU
3563 // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
3565 EMIT_MASKWRITE(0XF8000830, 0x003F003FU
,0x002E0032U
),
3566 // .. FINISH: MIO PROGRAMMING
3567 // .. START: LOCK IT BACK
3568 // .. LOCK_KEY = 0X767B
3569 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3570 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3572 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
3573 // .. FINISH: LOCK IT BACK
3581 unsigned long ps7_peripherals_init_data_3_0
[] = {
3583 // .. START: SLCR SETTINGS
3584 // .. UNLOCK_KEY = 0XDF0D
3585 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3586 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
3588 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
3589 // .. FINISH: SLCR SETTINGS
3590 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3591 // .. IBUF_DISABLE_MODE = 0x1
3592 // .. ==> 0XF8000B48[7:7] = 0x00000001U
3593 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3594 // .. TERM_DISABLE_MODE = 0x1
3595 // .. ==> 0XF8000B48[8:8] = 0x00000001U
3596 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3598 EMIT_MASKWRITE(0XF8000B48, 0x00000180U
,0x00000180U
),
3599 // .. IBUF_DISABLE_MODE = 0x1
3600 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3601 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3602 // .. TERM_DISABLE_MODE = 0x1
3603 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3604 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3606 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U
,0x00000180U
),
3607 // .. IBUF_DISABLE_MODE = 0x1
3608 // .. ==> 0XF8000B50[7:7] = 0x00000001U
3609 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3610 // .. TERM_DISABLE_MODE = 0x1
3611 // .. ==> 0XF8000B50[8:8] = 0x00000001U
3612 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3614 EMIT_MASKWRITE(0XF8000B50, 0x00000180U
,0x00000180U
),
3615 // .. IBUF_DISABLE_MODE = 0x1
3616 // .. ==> 0XF8000B54[7:7] = 0x00000001U
3617 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3618 // .. TERM_DISABLE_MODE = 0x1
3619 // .. ==> 0XF8000B54[8:8] = 0x00000001U
3620 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3622 EMIT_MASKWRITE(0XF8000B54, 0x00000180U
,0x00000180U
),
3623 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3624 // .. START: LOCK IT BACK
3625 // .. LOCK_KEY = 0X767B
3626 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3627 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3629 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
3630 // .. FINISH: LOCK IT BACK
3631 // .. START: SRAM/NOR SET OPMODE
3632 // .. FINISH: SRAM/NOR SET OPMODE
3633 // .. START: UART REGISTERS
3635 // .. ==> 0XE0001034[7:0] = 0x00000006U
3636 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
3638 EMIT_MASKWRITE(0XE0001034, 0x000000FFU
,0x00000006U
),
3640 // .. ==> 0XE0001018[15:0] = 0x0000003EU
3641 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
3643 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU
,0x0000003EU
),
3645 // .. ==> 0XE0001000[8:8] = 0x00000000U
3646 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3648 // .. ==> 0XE0001000[7:7] = 0x00000000U
3649 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
3651 // .. ==> 0XE0001000[6:6] = 0x00000000U
3652 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
3654 // .. ==> 0XE0001000[5:5] = 0x00000000U
3655 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
3657 // .. ==> 0XE0001000[4:4] = 0x00000001U
3658 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
3660 // .. ==> 0XE0001000[3:3] = 0x00000000U
3661 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
3663 // .. ==> 0XE0001000[2:2] = 0x00000001U
3664 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3666 // .. ==> 0XE0001000[1:1] = 0x00000001U
3667 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
3669 // .. ==> 0XE0001000[0:0] = 0x00000001U
3670 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3672 EMIT_MASKWRITE(0XE0001000, 0x000001FFU
,0x00000017U
),
3674 // .. ==> 0XE0001004[9:8] = 0x00000000U
3675 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
3677 // .. ==> 0XE0001004[7:6] = 0x00000000U
3678 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
3680 // .. ==> 0XE0001004[5:3] = 0x00000004U
3681 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
3683 // .. ==> 0XE0001004[2:1] = 0x00000000U
3684 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
3686 // .. ==> 0XE0001004[0:0] = 0x00000000U
3687 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3689 EMIT_MASKWRITE(0XE0001004, 0x000003FFU
,0x00000020U
),
3690 // .. FINISH: UART REGISTERS
3691 // .. START: QSPI REGISTERS
3693 // .. ==> 0XE000D000[19:19] = 0x00000001U
3694 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
3696 EMIT_MASKWRITE(0XE000D000, 0x00080000U
,0x00080000U
),
3697 // .. FINISH: QSPI REGISTERS
3698 // .. START: PL POWER ON RESET REGISTERS
3699 // .. PCFG_POR_CNT_4K = 0
3700 // .. ==> 0XF8007000[29:29] = 0x00000000U
3701 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
3703 EMIT_MASKWRITE(0XF8007000, 0x20000000U
,0x00000000U
),
3704 // .. FINISH: PL POWER ON RESET REGISTERS
3705 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3706 // .. .. START: NAND SET CYCLE
3707 // .. .. FINISH: NAND SET CYCLE
3708 // .. .. START: OPMODE
3709 // .. .. FINISH: OPMODE
3710 // .. .. START: DIRECT COMMAND
3711 // .. .. FINISH: DIRECT COMMAND
3712 // .. .. START: SRAM/NOR CS0 SET CYCLE
3713 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3714 // .. .. START: DIRECT COMMAND
3715 // .. .. FINISH: DIRECT COMMAND
3716 // .. .. START: NOR CS0 BASE ADDRESS
3717 // .. .. FINISH: NOR CS0 BASE ADDRESS
3718 // .. .. START: SRAM/NOR CS1 SET CYCLE
3719 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3720 // .. .. START: DIRECT COMMAND
3721 // .. .. FINISH: DIRECT COMMAND
3722 // .. .. START: NOR CS1 BASE ADDRESS
3723 // .. .. FINISH: NOR CS1 BASE ADDRESS
3724 // .. .. START: USB RESET
3725 // .. .. .. START: USB0 RESET
3726 // .. .. .. .. START: DIR MODE BANK 0
3727 // .. .. .. .. DIRECTION_0 = 0x80
3728 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
3729 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
3731 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU
,0x00000080U
),
3732 // .. .. .. .. FINISH: DIR MODE BANK 0
3733 // .. .. .. .. START: DIR MODE BANK 1
3734 // .. .. .. .. FINISH: DIR MODE BANK 1
3735 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3736 // .. .. .. .. MASK_0_LSW = 0xff7f
3737 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3738 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3739 // .. .. .. .. DATA_0_LSW = 0x80
3740 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3741 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3743 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
3744 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3745 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3746 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3747 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3748 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3749 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3750 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3751 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3752 // .. .. .. .. OP_ENABLE_0 = 0x80
3753 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
3754 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
3756 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU
,0x00000080U
),
3757 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3758 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3759 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3760 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3761 // .. .. .. .. MASK_0_LSW = 0xff7f
3762 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3763 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3764 // .. .. .. .. DATA_0_LSW = 0x0
3765 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3766 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
3768 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0000U
),
3769 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3770 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3771 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3772 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3773 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3774 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3775 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3776 // .. .. .. .. START: ADD 1 MS DELAY
3778 EMIT_MASKDELAY(0XF8F00200, 1),
3779 // .. .. .. .. FINISH: ADD 1 MS DELAY
3780 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3781 // .. .. .. .. MASK_0_LSW = 0xff7f
3782 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3783 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3784 // .. .. .. .. DATA_0_LSW = 0x80
3785 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3786 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3788 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
3789 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3790 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3791 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3792 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3793 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3794 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3795 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3796 // .. .. .. FINISH: USB0 RESET
3797 // .. .. .. START: USB1 RESET
3798 // .. .. .. .. START: DIR MODE BANK 0
3799 // .. .. .. .. FINISH: DIR MODE BANK 0
3800 // .. .. .. .. START: DIR MODE BANK 1
3801 // .. .. .. .. FINISH: DIR MODE BANK 1
3802 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3803 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3804 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3805 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3806 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3807 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3808 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3809 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3810 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3811 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3812 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3813 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3814 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3815 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3816 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3817 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3818 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3819 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3820 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3821 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3822 // .. .. .. .. START: ADD 1 MS DELAY
3824 EMIT_MASKDELAY(0XF8F00200, 1),
3825 // .. .. .. .. FINISH: ADD 1 MS DELAY
3826 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3827 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3828 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3829 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3830 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3831 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3832 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3833 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3834 // .. .. .. FINISH: USB1 RESET
3835 // .. .. FINISH: USB RESET
3836 // .. .. START: ENET RESET
3837 // .. .. .. START: ENET0 RESET
3838 // .. .. .. .. START: DIR MODE BANK 0
3839 // .. .. .. .. FINISH: DIR MODE BANK 0
3840 // .. .. .. .. START: DIR MODE BANK 1
3841 // .. .. .. .. FINISH: DIR MODE BANK 1
3842 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3843 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3844 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3845 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3846 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3847 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3848 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3849 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3850 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3851 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3852 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3853 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3854 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3855 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3856 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3857 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3858 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3859 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3860 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3861 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3862 // .. .. .. .. START: ADD 1 MS DELAY
3864 EMIT_MASKDELAY(0XF8F00200, 1),
3865 // .. .. .. .. FINISH: ADD 1 MS DELAY
3866 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3867 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3868 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3869 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3870 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3871 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3872 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3873 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3874 // .. .. .. FINISH: ENET0 RESET
3875 // .. .. .. START: ENET1 RESET
3876 // .. .. .. .. START: DIR MODE BANK 0
3877 // .. .. .. .. FINISH: DIR MODE BANK 0
3878 // .. .. .. .. START: DIR MODE BANK 1
3879 // .. .. .. .. FINISH: DIR MODE BANK 1
3880 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3881 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3882 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3883 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3884 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3885 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3886 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3887 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3888 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3889 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3890 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3891 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3892 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3893 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3894 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3895 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3896 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3897 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3898 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3899 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3900 // .. .. .. .. START: ADD 1 MS DELAY
3902 EMIT_MASKDELAY(0XF8F00200, 1),
3903 // .. .. .. .. FINISH: ADD 1 MS DELAY
3904 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3905 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3906 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3907 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3908 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3909 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3910 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3911 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3912 // .. .. .. FINISH: ENET1 RESET
3913 // .. .. FINISH: ENET RESET
3914 // .. .. START: I2C RESET
3915 // .. .. .. START: I2C0 RESET
3916 // .. .. .. .. START: DIR MODE GPIO BANK0
3917 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3918 // .. .. .. .. START: DIR MODE GPIO BANK1
3919 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3920 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3921 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3922 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3923 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3924 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3925 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3926 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3927 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3928 // .. .. .. .. START: OUTPUT ENABLE
3929 // .. .. .. .. FINISH: OUTPUT ENABLE
3930 // .. .. .. .. START: OUTPUT ENABLE
3931 // .. .. .. .. FINISH: OUTPUT ENABLE
3932 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3933 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3934 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3935 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3936 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3937 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3938 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3939 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3940 // .. .. .. .. START: ADD 1 MS DELAY
3942 EMIT_MASKDELAY(0XF8F00200, 1),
3943 // .. .. .. .. FINISH: ADD 1 MS DELAY
3944 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3945 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3946 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3947 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3948 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3949 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3950 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3951 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3952 // .. .. .. FINISH: I2C0 RESET
3953 // .. .. .. START: I2C1 RESET
3954 // .. .. .. .. START: DIR MODE GPIO BANK0
3955 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3956 // .. .. .. .. START: DIR MODE GPIO BANK1
3957 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3958 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3959 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3960 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3961 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3962 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3963 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3964 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3965 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3966 // .. .. .. .. START: OUTPUT ENABLE
3967 // .. .. .. .. FINISH: OUTPUT ENABLE
3968 // .. .. .. .. START: OUTPUT ENABLE
3969 // .. .. .. .. FINISH: OUTPUT ENABLE
3970 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3971 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3972 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3973 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3974 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3975 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3976 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3977 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3978 // .. .. .. .. START: ADD 1 MS DELAY
3980 EMIT_MASKDELAY(0XF8F00200, 1),
3981 // .. .. .. .. FINISH: ADD 1 MS DELAY
3982 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3983 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3984 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3985 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3986 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3987 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3988 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3989 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3990 // .. .. .. FINISH: I2C1 RESET
3991 // .. .. FINISH: I2C RESET
3992 // .. .. START: NOR CHIP SELECT
3993 // .. .. .. START: DIR MODE BANK 0
3994 // .. .. .. FINISH: DIR MODE BANK 0
3995 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3996 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3997 // .. .. .. START: OUTPUT ENABLE BANK 0
3998 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
3999 // .. .. FINISH: NOR CHIP SELECT
4000 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4008 unsigned long ps7_post_config_3_0
[] = {
4010 // .. START: SLCR SETTINGS
4011 // .. UNLOCK_KEY = 0XDF0D
4012 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4013 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4015 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
4016 // .. FINISH: SLCR SETTINGS
4017 // .. START: ENABLING LEVEL SHIFTER
4018 // .. USER_LVL_INP_EN_0 = 1
4019 // .. ==> 0XF8000900[3:3] = 0x00000001U
4020 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
4021 // .. USER_LVL_OUT_EN_0 = 1
4022 // .. ==> 0XF8000900[2:2] = 0x00000001U
4023 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
4024 // .. USER_LVL_INP_EN_1 = 1
4025 // .. ==> 0XF8000900[1:1] = 0x00000001U
4026 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
4027 // .. USER_LVL_OUT_EN_1 = 1
4028 // .. ==> 0XF8000900[0:0] = 0x00000001U
4029 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4031 EMIT_MASKWRITE(0XF8000900, 0x0000000FU
,0x0000000FU
),
4032 // .. FINISH: ENABLING LEVEL SHIFTER
4033 // .. START: FPGA RESETS TO 0
4034 // .. reserved_3 = 0
4035 // .. ==> 0XF8000240[31:25] = 0x00000000U
4036 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
4037 // .. reserved_FPGA_ACP_RST = 0
4038 // .. ==> 0XF8000240[24:24] = 0x00000000U
4039 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
4040 // .. reserved_FPGA_AXDS3_RST = 0
4041 // .. ==> 0XF8000240[23:23] = 0x00000000U
4042 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
4043 // .. reserved_FPGA_AXDS2_RST = 0
4044 // .. ==> 0XF8000240[22:22] = 0x00000000U
4045 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
4046 // .. reserved_FPGA_AXDS1_RST = 0
4047 // .. ==> 0XF8000240[21:21] = 0x00000000U
4048 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
4049 // .. reserved_FPGA_AXDS0_RST = 0
4050 // .. ==> 0XF8000240[20:20] = 0x00000000U
4051 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
4052 // .. reserved_2 = 0
4053 // .. ==> 0XF8000240[19:18] = 0x00000000U
4054 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
4055 // .. reserved_FSSW1_FPGA_RST = 0
4056 // .. ==> 0XF8000240[17:17] = 0x00000000U
4057 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
4058 // .. reserved_FSSW0_FPGA_RST = 0
4059 // .. ==> 0XF8000240[16:16] = 0x00000000U
4060 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
4061 // .. reserved_1 = 0
4062 // .. ==> 0XF8000240[15:14] = 0x00000000U
4063 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
4064 // .. reserved_FPGA_FMSW1_RST = 0
4065 // .. ==> 0XF8000240[13:13] = 0x00000000U
4066 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
4067 // .. reserved_FPGA_FMSW0_RST = 0
4068 // .. ==> 0XF8000240[12:12] = 0x00000000U
4069 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
4070 // .. reserved_FPGA_DMA3_RST = 0
4071 // .. ==> 0XF8000240[11:11] = 0x00000000U
4072 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
4073 // .. reserved_FPGA_DMA2_RST = 0
4074 // .. ==> 0XF8000240[10:10] = 0x00000000U
4075 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
4076 // .. reserved_FPGA_DMA1_RST = 0
4077 // .. ==> 0XF8000240[9:9] = 0x00000000U
4078 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
4079 // .. reserved_FPGA_DMA0_RST = 0
4080 // .. ==> 0XF8000240[8:8] = 0x00000000U
4081 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
4083 // .. ==> 0XF8000240[7:4] = 0x00000000U
4084 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4085 // .. FPGA3_OUT_RST = 0
4086 // .. ==> 0XF8000240[3:3] = 0x00000000U
4087 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
4088 // .. FPGA2_OUT_RST = 0
4089 // .. ==> 0XF8000240[2:2] = 0x00000000U
4090 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
4091 // .. FPGA1_OUT_RST = 0
4092 // .. ==> 0XF8000240[1:1] = 0x00000000U
4093 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4094 // .. FPGA0_OUT_RST = 0
4095 // .. ==> 0XF8000240[0:0] = 0x00000000U
4096 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4098 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU
,0x00000000U
),
4099 // .. FINISH: FPGA RESETS TO 0
4100 // .. START: AFI REGISTERS
4101 // .. .. START: AFI0 REGISTERS
4102 // .. .. FINISH: AFI0 REGISTERS
4103 // .. .. START: AFI1 REGISTERS
4104 // .. .. FINISH: AFI1 REGISTERS
4105 // .. .. START: AFI2 REGISTERS
4106 // .. .. FINISH: AFI2 REGISTERS
4107 // .. .. START: AFI3 REGISTERS
4108 // .. .. FINISH: AFI3 REGISTERS
4109 // .. FINISH: AFI REGISTERS
4110 // .. START: LOCK IT BACK
4111 // .. LOCK_KEY = 0X767B
4112 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4113 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4115 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
4116 // .. FINISH: LOCK IT BACK
4124 unsigned long ps7_debug_3_0
[] = {
4126 // .. START: CROSS TRIGGER CONFIGURATIONS
4127 // .. .. START: UNLOCKING CTI REGISTERS
4128 // .. .. KEY = 0XC5ACCE55
4129 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
4130 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
4132 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
4133 // .. .. KEY = 0XC5ACCE55
4134 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
4135 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
4137 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
4138 // .. .. KEY = 0XC5ACCE55
4139 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
4140 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
4142 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
4143 // .. .. FINISH: UNLOCKING CTI REGISTERS
4144 // .. .. START: ENABLING CTI MODULES AND CHANNELS
4145 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
4146 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4147 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4148 // .. FINISH: CROSS TRIGGER CONFIGURATIONS
4156 unsigned long ps7_pll_init_data_2_0
[] = {
4158 // .. START: SLCR SETTINGS
4159 // .. UNLOCK_KEY = 0XDF0D
4160 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4161 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4163 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
4164 // .. FINISH: SLCR SETTINGS
4165 // .. START: PLL SLCR REGISTERS
4166 // .. .. START: ARM PLL INIT
4167 // .. .. PLL_RES = 0x2
4168 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4169 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4170 // .. .. PLL_CP = 0x2
4171 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4172 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4173 // .. .. LOCK_CNT = 0xfa
4174 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4175 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
4177 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U
,0x000FA220U
),
4178 // .. .. .. START: UPDATE FB_DIV
4179 // .. .. .. PLL_FDIV = 0x28
4180 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4181 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
4183 EMIT_MASKWRITE(0XF8000100, 0x0007F000U
,0x00028000U
),
4184 // .. .. .. FINISH: UPDATE FB_DIV
4185 // .. .. .. START: BY PASS PLL
4186 // .. .. .. PLL_BYPASS_FORCE = 1
4187 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4188 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4190 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000010U
),
4191 // .. .. .. FINISH: BY PASS PLL
4192 // .. .. .. START: ASSERT RESET
4193 // .. .. .. PLL_RESET = 1
4194 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4195 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4197 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000001U
),
4198 // .. .. .. FINISH: ASSERT RESET
4199 // .. .. .. START: DEASSERT RESET
4200 // .. .. .. PLL_RESET = 0
4201 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4202 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4204 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000000U
),
4205 // .. .. .. FINISH: DEASSERT RESET
4206 // .. .. .. START: CHECK PLL STATUS
4207 // .. .. .. ARM_PLL_LOCK = 1
4208 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4209 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4211 EMIT_MASKPOLL(0XF800010C, 0x00000001U
),
4212 // .. .. .. FINISH: CHECK PLL STATUS
4213 // .. .. .. START: REMOVE PLL BY PASS
4214 // .. .. .. PLL_BYPASS_FORCE = 0
4215 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4216 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4218 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000000U
),
4219 // .. .. .. FINISH: REMOVE PLL BY PASS
4220 // .. .. .. SRCSEL = 0x0
4221 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4222 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
4223 // .. .. .. DIVISOR = 0x2
4224 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4225 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
4226 // .. .. .. CPU_6OR4XCLKACT = 0x1
4227 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4228 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
4229 // .. .. .. CPU_3OR2XCLKACT = 0x1
4230 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4231 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
4232 // .. .. .. CPU_2XCLKACT = 0x1
4233 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4234 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
4235 // .. .. .. CPU_1XCLKACT = 0x1
4236 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4237 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
4238 // .. .. .. CPU_PERI_CLKACT = 0x1
4239 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4240 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
4242 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U
,0x1F000200U
),
4243 // .. .. FINISH: ARM PLL INIT
4244 // .. .. START: DDR PLL INIT
4245 // .. .. PLL_RES = 0x2
4246 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4247 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4248 // .. .. PLL_CP = 0x2
4249 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4250 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4251 // .. .. LOCK_CNT = 0x12c
4252 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4253 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
4255 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U
,0x0012C220U
),
4256 // .. .. .. START: UPDATE FB_DIV
4257 // .. .. .. PLL_FDIV = 0x20
4258 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4259 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
4261 EMIT_MASKWRITE(0XF8000104, 0x0007F000U
,0x00020000U
),
4262 // .. .. .. FINISH: UPDATE FB_DIV
4263 // .. .. .. START: BY PASS PLL
4264 // .. .. .. PLL_BYPASS_FORCE = 1
4265 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4266 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4268 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000010U
),
4269 // .. .. .. FINISH: BY PASS PLL
4270 // .. .. .. START: ASSERT RESET
4271 // .. .. .. PLL_RESET = 1
4272 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4273 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4275 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000001U
),
4276 // .. .. .. FINISH: ASSERT RESET
4277 // .. .. .. START: DEASSERT RESET
4278 // .. .. .. PLL_RESET = 0
4279 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4280 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4282 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000000U
),
4283 // .. .. .. FINISH: DEASSERT RESET
4284 // .. .. .. START: CHECK PLL STATUS
4285 // .. .. .. DDR_PLL_LOCK = 1
4286 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4287 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4289 EMIT_MASKPOLL(0XF800010C, 0x00000002U
),
4290 // .. .. .. FINISH: CHECK PLL STATUS
4291 // .. .. .. START: REMOVE PLL BY PASS
4292 // .. .. .. PLL_BYPASS_FORCE = 0
4293 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4294 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4296 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000000U
),
4297 // .. .. .. FINISH: REMOVE PLL BY PASS
4298 // .. .. .. DDR_3XCLKACT = 0x1
4299 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4300 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4301 // .. .. .. DDR_2XCLKACT = 0x1
4302 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4303 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4304 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4305 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4306 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
4307 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4308 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4309 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
4311 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U
,0x0C200003U
),
4312 // .. .. FINISH: DDR PLL INIT
4313 // .. .. START: IO PLL INIT
4314 // .. .. PLL_RES = 0xc
4315 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4316 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
4317 // .. .. PLL_CP = 0x2
4318 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4319 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4320 // .. .. LOCK_CNT = 0x145
4321 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4322 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
4324 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U
,0x001452C0U
),
4325 // .. .. .. START: UPDATE FB_DIV
4326 // .. .. .. PLL_FDIV = 0x1e
4327 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4328 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
4330 EMIT_MASKWRITE(0XF8000108, 0x0007F000U
,0x0001E000U
),
4331 // .. .. .. FINISH: UPDATE FB_DIV
4332 // .. .. .. START: BY PASS PLL
4333 // .. .. .. PLL_BYPASS_FORCE = 1
4334 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4335 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4337 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000010U
),
4338 // .. .. .. FINISH: BY PASS PLL
4339 // .. .. .. START: ASSERT RESET
4340 // .. .. .. PLL_RESET = 1
4341 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4342 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4344 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000001U
),
4345 // .. .. .. FINISH: ASSERT RESET
4346 // .. .. .. START: DEASSERT RESET
4347 // .. .. .. PLL_RESET = 0
4348 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4349 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4351 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000000U
),
4352 // .. .. .. FINISH: DEASSERT RESET
4353 // .. .. .. START: CHECK PLL STATUS
4354 // .. .. .. IO_PLL_LOCK = 1
4355 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4356 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
4358 EMIT_MASKPOLL(0XF800010C, 0x00000004U
),
4359 // .. .. .. FINISH: CHECK PLL STATUS
4360 // .. .. .. START: REMOVE PLL BY PASS
4361 // .. .. .. PLL_BYPASS_FORCE = 0
4362 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4363 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4365 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000000U
),
4366 // .. .. .. FINISH: REMOVE PLL BY PASS
4367 // .. .. FINISH: IO PLL INIT
4368 // .. FINISH: PLL SLCR REGISTERS
4369 // .. START: LOCK IT BACK
4370 // .. LOCK_KEY = 0X767B
4371 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4372 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4374 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
4375 // .. FINISH: LOCK IT BACK
4383 unsigned long ps7_clock_init_data_2_0
[] = {
4385 // .. START: SLCR SETTINGS
4386 // .. UNLOCK_KEY = 0XDF0D
4387 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4388 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4390 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
4391 // .. FINISH: SLCR SETTINGS
4392 // .. START: CLOCK CONTROL SLCR REGISTERS
4394 // .. ==> 0XF8000128[0:0] = 0x00000001U
4395 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4396 // .. DIVISOR0 = 0x23
4397 // .. ==> 0XF8000128[13:8] = 0x00000023U
4398 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
4399 // .. DIVISOR1 = 0x3
4400 // .. ==> 0XF8000128[25:20] = 0x00000003U
4401 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
4403 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U
,0x00302301U
),
4405 // .. ==> 0XF8000138[0:0] = 0x00000001U
4406 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4408 // .. ==> 0XF8000138[4:4] = 0x00000000U
4409 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
4411 EMIT_MASKWRITE(0XF8000138, 0x00000011U
,0x00000001U
),
4413 // .. ==> 0XF8000140[0:0] = 0x00000001U
4414 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4416 // .. ==> 0XF8000140[6:4] = 0x00000000U
4417 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
4419 // .. ==> 0XF8000140[13:8] = 0x00000008U
4420 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
4421 // .. DIVISOR1 = 0x1
4422 // .. ==> 0XF8000140[25:20] = 0x00000001U
4423 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4425 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U
,0x00100801U
),
4427 // .. ==> 0XF800014C[0:0] = 0x00000001U
4428 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4430 // .. ==> 0XF800014C[5:4] = 0x00000000U
4431 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4433 // .. ==> 0XF800014C[13:8] = 0x00000005U
4434 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4436 EMIT_MASKWRITE(0XF800014C, 0x00003F31U
,0x00000501U
),
4438 // .. ==> 0XF8000150[0:0] = 0x00000001U
4439 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4441 // .. ==> 0XF8000150[1:1] = 0x00000000U
4442 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4444 // .. ==> 0XF8000150[5:4] = 0x00000000U
4445 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4446 // .. DIVISOR = 0x14
4447 // .. ==> 0XF8000150[13:8] = 0x00000014U
4448 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4450 EMIT_MASKWRITE(0XF8000150, 0x00003F33U
,0x00001401U
),
4452 // .. ==> 0XF8000154[0:0] = 0x00000000U
4453 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4455 // .. ==> 0XF8000154[1:1] = 0x00000001U
4456 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
4458 // .. ==> 0XF8000154[5:4] = 0x00000000U
4459 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4460 // .. DIVISOR = 0x14
4461 // .. ==> 0XF8000154[13:8] = 0x00000014U
4462 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4464 EMIT_MASKWRITE(0XF8000154, 0x00003F33U
,0x00001402U
),
4466 // .. ==> 0XF8000168[0:0] = 0x00000001U
4467 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4469 // .. ==> 0XF8000168[5:4] = 0x00000000U
4470 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4472 // .. ==> 0XF8000168[13:8] = 0x00000005U
4473 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4475 EMIT_MASKWRITE(0XF8000168, 0x00003F31U
,0x00000501U
),
4477 // .. ==> 0XF8000170[5:4] = 0x00000000U
4478 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4479 // .. DIVISOR0 = 0xa
4480 // .. ==> 0XF8000170[13:8] = 0x0000000AU
4481 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
4482 // .. DIVISOR1 = 0x1
4483 // .. ==> 0XF8000170[25:20] = 0x00000001U
4484 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4486 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U
,0x00100A00U
),
4488 // .. ==> 0XF8000180[5:4] = 0x00000000U
4489 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4490 // .. DIVISOR0 = 0xa
4491 // .. ==> 0XF8000180[13:8] = 0x0000000AU
4492 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
4493 // .. DIVISOR1 = 0x1
4494 // .. ==> 0XF8000180[25:20] = 0x00000001U
4495 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4497 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U
,0x00100A00U
),
4499 // .. ==> 0XF8000190[5:4] = 0x00000000U
4500 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4501 // .. DIVISOR0 = 0x1e
4502 // .. ==> 0XF8000190[13:8] = 0x0000001EU
4503 // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
4504 // .. DIVISOR1 = 0x1
4505 // .. ==> 0XF8000190[25:20] = 0x00000001U
4506 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4508 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U
,0x00101E00U
),
4510 // .. ==> 0XF80001A0[5:4] = 0x00000000U
4511 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4512 // .. DIVISOR0 = 0x14
4513 // .. ==> 0XF80001A0[13:8] = 0x00000014U
4514 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4515 // .. DIVISOR1 = 0x1
4516 // .. ==> 0XF80001A0[25:20] = 0x00000001U
4517 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
4519 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U
,0x00101400U
),
4520 // .. CLK_621_TRUE = 0x1
4521 // .. ==> 0XF80001C4[0:0] = 0x00000001U
4522 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4524 EMIT_MASKWRITE(0XF80001C4, 0x00000001U
,0x00000001U
),
4525 // .. DMA_CPU_2XCLKACT = 0x1
4526 // .. ==> 0XF800012C[0:0] = 0x00000001U
4527 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4528 // .. USB0_CPU_1XCLKACT = 0x1
4529 // .. ==> 0XF800012C[2:2] = 0x00000001U
4530 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
4531 // .. USB1_CPU_1XCLKACT = 0x1
4532 // .. ==> 0XF800012C[3:3] = 0x00000001U
4533 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
4534 // .. GEM0_CPU_1XCLKACT = 0x1
4535 // .. ==> 0XF800012C[6:6] = 0x00000001U
4536 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
4537 // .. GEM1_CPU_1XCLKACT = 0x0
4538 // .. ==> 0XF800012C[7:7] = 0x00000000U
4539 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
4540 // .. SDI0_CPU_1XCLKACT = 0x1
4541 // .. ==> 0XF800012C[10:10] = 0x00000001U
4542 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
4543 // .. SDI1_CPU_1XCLKACT = 0x0
4544 // .. ==> 0XF800012C[11:11] = 0x00000000U
4545 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
4546 // .. SPI0_CPU_1XCLKACT = 0x0
4547 // .. ==> 0XF800012C[14:14] = 0x00000000U
4548 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
4549 // .. SPI1_CPU_1XCLKACT = 0x0
4550 // .. ==> 0XF800012C[15:15] = 0x00000000U
4551 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
4552 // .. CAN0_CPU_1XCLKACT = 0x0
4553 // .. ==> 0XF800012C[16:16] = 0x00000000U
4554 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
4555 // .. CAN1_CPU_1XCLKACT = 0x0
4556 // .. ==> 0XF800012C[17:17] = 0x00000000U
4557 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
4558 // .. I2C0_CPU_1XCLKACT = 0x1
4559 // .. ==> 0XF800012C[18:18] = 0x00000001U
4560 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
4561 // .. I2C1_CPU_1XCLKACT = 0x1
4562 // .. ==> 0XF800012C[19:19] = 0x00000001U
4563 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
4564 // .. UART0_CPU_1XCLKACT = 0x0
4565 // .. ==> 0XF800012C[20:20] = 0x00000000U
4566 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
4567 // .. UART1_CPU_1XCLKACT = 0x1
4568 // .. ==> 0XF800012C[21:21] = 0x00000001U
4569 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
4570 // .. GPIO_CPU_1XCLKACT = 0x1
4571 // .. ==> 0XF800012C[22:22] = 0x00000001U
4572 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
4573 // .. LQSPI_CPU_1XCLKACT = 0x1
4574 // .. ==> 0XF800012C[23:23] = 0x00000001U
4575 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
4576 // .. SMC_CPU_1XCLKACT = 0x1
4577 // .. ==> 0XF800012C[24:24] = 0x00000001U
4578 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
4580 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU
,0x01EC044DU
),
4581 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4582 // .. START: THIS SHOULD BE BLANK
4583 // .. FINISH: THIS SHOULD BE BLANK
4584 // .. START: LOCK IT BACK
4585 // .. LOCK_KEY = 0X767B
4586 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4587 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4589 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
4590 // .. FINISH: LOCK IT BACK
4598 unsigned long ps7_ddr_init_data_2_0
[] = {
4600 // .. START: DDR INITIALIZATION
4601 // .. .. START: LOCK DDR
4602 // .. .. reg_ddrc_soft_rstb = 0
4603 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4604 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4605 // .. .. reg_ddrc_powerdown_en = 0x0
4606 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4607 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4608 // .. .. reg_ddrc_data_bus_width = 0x0
4609 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4610 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
4611 // .. .. reg_ddrc_burst8_refresh = 0x0
4612 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4613 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
4614 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4615 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4616 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
4617 // .. .. reg_ddrc_dis_rd_bypass = 0x0
4618 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4619 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
4620 // .. .. reg_ddrc_dis_act_bypass = 0x0
4621 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4622 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
4623 // .. .. reg_ddrc_dis_auto_refresh = 0x0
4624 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4625 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
4627 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000080U
),
4628 // .. .. FINISH: LOCK DDR
4629 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4630 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4631 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
4632 // .. .. reg_ddrc_active_ranks = 0x1
4633 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4634 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
4635 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4636 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4637 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
4638 // .. .. reg_ddrc_wr_odt_block = 0x1
4639 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4640 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
4641 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4642 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4643 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
4644 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4645 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4646 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
4647 // .. .. reg_ddrc_addrmap_open_bank = 0x0
4648 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4649 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4650 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4651 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4652 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4654 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU
,0x00081081U
),
4655 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4656 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4657 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
4658 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4659 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4660 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
4661 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4662 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4663 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
4665 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU
,0x03C0780FU
),
4666 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4667 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4668 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4669 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4670 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4671 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
4672 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4673 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4674 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
4676 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU
,0x02001001U
),
4677 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4678 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4679 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4680 // .. .. reg_ddrc_w_xact_run_length = 0x8
4681 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4682 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
4683 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4684 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4685 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
4687 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU
,0x00014001U
),
4688 // .. .. reg_ddrc_t_rc = 0x1a
4689 // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
4690 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
4691 // .. .. reg_ddrc_t_rfc_min = 0xa0
4692 // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
4693 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
4694 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4695 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4696 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
4698 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU
,0x0004281AU
),
4699 // .. .. reg_ddrc_wr2pre = 0x12
4700 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4701 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
4702 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4703 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4704 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
4705 // .. .. reg_ddrc_t_faw = 0x16
4706 // .. .. ==> 0XF8006018[15:10] = 0x00000016U
4707 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
4708 // .. .. reg_ddrc_t_ras_max = 0x24
4709 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4710 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
4711 // .. .. reg_ddrc_t_ras_min = 0x13
4712 // .. .. ==> 0XF8006018[26:22] = 0x00000013U
4713 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
4714 // .. .. reg_ddrc_t_cke = 0x4
4715 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4716 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
4718 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU
,0x44E458D2U
),
4719 // .. .. reg_ddrc_write_latency = 0x5
4720 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4721 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
4722 // .. .. reg_ddrc_rd2wr = 0x7
4723 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4724 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
4725 // .. .. reg_ddrc_wr2rd = 0xe
4726 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4727 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
4728 // .. .. reg_ddrc_t_xp = 0x4
4729 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4730 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
4731 // .. .. reg_ddrc_pad_pd = 0x0
4732 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4733 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
4734 // .. .. reg_ddrc_rd2pre = 0x4
4735 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4736 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
4737 // .. .. reg_ddrc_t_rcd = 0x7
4738 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4739 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
4741 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU
,0x720238E5U
),
4742 // .. .. reg_ddrc_t_ccd = 0x4
4743 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4744 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
4745 // .. .. reg_ddrc_t_rrd = 0x6
4746 // .. .. ==> 0XF8006020[7:5] = 0x00000006U
4747 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
4748 // .. .. reg_ddrc_refresh_margin = 0x2
4749 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4750 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4751 // .. .. reg_ddrc_t_rp = 0x7
4752 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4753 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
4754 // .. .. reg_ddrc_refresh_to_x32 = 0x8
4755 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4756 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
4757 // .. .. reg_ddrc_sdram = 0x1
4758 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4759 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
4760 // .. .. reg_ddrc_mobile = 0x0
4761 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4762 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
4763 // .. .. reg_ddrc_clock_stop_en = 0x0
4764 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4765 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
4766 // .. .. reg_ddrc_read_latency = 0x7
4767 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4768 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
4769 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4770 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4771 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
4772 // .. .. reg_ddrc_dis_pad_pd = 0x0
4773 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4774 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
4775 // .. .. reg_ddrc_loopback = 0x0
4776 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4777 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
4779 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU
,0x272872D0U
),
4780 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4781 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4782 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4783 // .. .. reg_ddrc_prefer_write = 0x0
4784 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4785 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4786 // .. .. reg_ddrc_max_rank_rd = 0xf
4787 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4788 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
4789 // .. .. reg_ddrc_mr_wr = 0x0
4790 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4791 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4792 // .. .. reg_ddrc_mr_addr = 0x0
4793 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4794 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
4795 // .. .. reg_ddrc_mr_data = 0x0
4796 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4797 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
4798 // .. .. ddrc_reg_mr_wr_busy = 0x0
4799 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4800 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
4801 // .. .. reg_ddrc_mr_type = 0x0
4802 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4803 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
4804 // .. .. reg_ddrc_mr_rdata_valid = 0x0
4805 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4806 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4808 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU
,0x0000003CU
),
4809 // .. .. reg_ddrc_final_wait_x32 = 0x7
4810 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4811 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
4812 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4813 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4814 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
4815 // .. .. reg_ddrc_t_mrd = 0x4
4816 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4817 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
4819 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU
,0x00002007U
),
4820 // .. .. reg_ddrc_emr2 = 0x8
4821 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4822 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
4823 // .. .. reg_ddrc_emr3 = 0x0
4824 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4825 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
4827 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU
,0x00000008U
),
4828 // .. .. reg_ddrc_mr = 0x930
4829 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4830 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
4831 // .. .. reg_ddrc_emr = 0x4
4832 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4833 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
4835 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU
,0x00040930U
),
4836 // .. .. reg_ddrc_burst_rdwr = 0x4
4837 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4838 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
4839 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
4840 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
4841 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
4842 // .. .. reg_ddrc_post_cke_x1024 = 0x1
4843 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4844 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
4845 // .. .. reg_ddrc_burstchop = 0x0
4846 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4847 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4849 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU
,0x00011054U
),
4850 // .. .. reg_ddrc_force_low_pri_n = 0x0
4851 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4852 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4853 // .. .. reg_ddrc_dis_dq = 0x0
4854 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4855 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4856 // .. .. reg_phy_debug_mode = 0x0
4857 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4858 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4859 // .. .. reg_phy_wr_level_start = 0x0
4860 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4861 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
4862 // .. .. reg_phy_rd_level_start = 0x0
4863 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4864 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
4865 // .. .. reg_phy_dq0_wait_t = 0x0
4866 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4867 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
4869 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U
,0x00000000U
),
4870 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4871 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4872 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
4873 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4874 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4875 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
4876 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4877 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4878 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
4879 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4880 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4881 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4882 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4883 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4884 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4886 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU
,0x00000777U
),
4887 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4888 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4889 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
4890 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4891 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4892 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4893 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4894 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4895 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
4896 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4897 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4898 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4899 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4900 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4901 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4902 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4903 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4904 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
4905 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
4906 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
4907 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
4908 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
4909 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
4910 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
4912 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU
,0xFFF00000U
),
4913 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
4914 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
4915 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
4916 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
4917 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
4918 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
4919 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
4920 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
4921 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
4922 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
4923 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
4924 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
4925 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
4926 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
4927 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
4928 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
4929 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
4930 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
4931 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
4932 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
4933 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
4935 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU
,0x0F666666U
),
4936 // .. .. reg_ddrc_rank0_rd_odt = 0x0
4937 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
4938 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
4939 // .. .. reg_ddrc_rank0_wr_odt = 0x1
4940 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
4941 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
4942 // .. .. reg_ddrc_rank1_rd_odt = 0x1
4943 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
4944 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
4945 // .. .. reg_ddrc_rank1_wr_odt = 0x1
4946 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
4947 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
4948 // .. .. reg_phy_rd_local_odt = 0x0
4949 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
4950 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
4951 // .. .. reg_phy_wr_local_odt = 0x3
4952 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
4953 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
4954 // .. .. reg_phy_idle_local_odt = 0x3
4955 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
4956 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
4957 // .. .. reg_ddrc_rank2_rd_odt = 0x0
4958 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
4959 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
4960 // .. .. reg_ddrc_rank2_wr_odt = 0x0
4961 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
4962 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
4963 // .. .. reg_ddrc_rank3_rd_odt = 0x0
4964 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
4965 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
4966 // .. .. reg_ddrc_rank3_wr_odt = 0x0
4967 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
4968 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
4970 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU
,0x0003C248U
),
4971 // .. .. reg_phy_rd_cmd_to_data = 0x0
4972 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
4973 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
4974 // .. .. reg_phy_wr_cmd_to_data = 0x0
4975 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
4976 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4977 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
4978 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
4979 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
4980 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
4981 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
4982 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
4983 // .. .. reg_phy_use_fixed_re = 0x1
4984 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
4985 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
4986 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
4987 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
4988 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
4989 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
4990 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
4991 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
4992 // .. .. reg_phy_clk_stall_level = 0x0
4993 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
4994 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
4995 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
4996 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
4997 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
4998 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
4999 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5000 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
5002 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU
,0x77010800U
),
5003 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5004 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5005 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
5006 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5007 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5008 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
5009 // .. .. reg_ddrc_dis_dll_calib = 0x0
5010 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5011 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5013 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU
,0x00000101U
),
5014 // .. .. reg_ddrc_rd_odt_delay = 0x3
5015 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5016 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
5017 // .. .. reg_ddrc_wr_odt_delay = 0x0
5018 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5019 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5020 // .. .. reg_ddrc_rd_odt_hold = 0x0
5021 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5022 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
5023 // .. .. reg_ddrc_wr_odt_hold = 0x5
5024 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5025 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
5027 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU
,0x00005003U
),
5028 // .. .. reg_ddrc_pageclose = 0x0
5029 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5030 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5031 // .. .. reg_ddrc_lpr_num_entries = 0x1f
5032 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5033 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
5034 // .. .. reg_ddrc_auto_pre_en = 0x0
5035 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5036 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
5037 // .. .. reg_ddrc_refresh_update_level = 0x0
5038 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5039 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
5040 // .. .. reg_ddrc_dis_wc = 0x0
5041 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5042 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
5043 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5044 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5045 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5046 // .. .. reg_ddrc_selfref_en = 0x0
5047 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5048 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
5050 EMIT_MASKWRITE(0XF8006060, 0x000017FFU
,0x0000003EU
),
5051 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5052 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5053 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
5054 // .. .. reg_arb_go2critical_en = 0x1
5055 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5056 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
5058 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U
,0x00020000U
),
5059 // .. .. reg_ddrc_wrlvl_ww = 0x41
5060 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5061 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
5062 // .. .. reg_ddrc_rdlvl_rr = 0x41
5063 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5064 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
5065 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5066 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5067 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
5069 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU
,0x00284141U
),
5070 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5071 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5072 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
5073 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5074 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5075 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
5077 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU
,0x00001610U
),
5078 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5079 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5080 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
5081 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5082 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5083 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
5084 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5085 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5086 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
5087 // .. .. reg_ddrc_t_cksre = 0x6
5088 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5089 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
5090 // .. .. reg_ddrc_t_cksrx = 0x6
5091 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5092 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
5093 // .. .. reg_ddrc_t_ckesr = 0x4
5094 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5095 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
5097 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU
,0x00466111U
),
5098 // .. .. reg_ddrc_t_ckpde = 0x2
5099 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5100 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
5101 // .. .. reg_ddrc_t_ckpdx = 0x2
5102 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5103 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
5104 // .. .. reg_ddrc_t_ckdpde = 0x2
5105 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5106 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
5107 // .. .. reg_ddrc_t_ckdpdx = 0x2
5108 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5109 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
5110 // .. .. reg_ddrc_t_ckcsx = 0x3
5111 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5112 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
5114 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU
,0x00032222U
),
5115 // .. .. refresh_timer0_start_value_x32 = 0x0
5116 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5117 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
5118 // .. .. refresh_timer1_start_value_x32 = 0x8
5119 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5120 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
5122 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU
,0x00008000U
),
5123 // .. .. reg_ddrc_dis_auto_zq = 0x0
5124 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5125 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5126 // .. .. reg_ddrc_ddr3 = 0x1
5127 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5128 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
5129 // .. .. reg_ddrc_t_mod = 0x200
5130 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5131 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
5132 // .. .. reg_ddrc_t_zq_long_nop = 0x200
5133 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5134 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
5135 // .. .. reg_ddrc_t_zq_short_nop = 0x40
5136 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5137 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
5139 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU
,0x10200802U
),
5140 // .. .. t_zq_short_interval_x1024 = 0xcb73
5141 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5142 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
5143 // .. .. dram_rstn_x1024 = 0x69
5144 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5145 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
5147 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU
,0x0690CB73U
),
5148 // .. .. deeppowerdown_en = 0x0
5149 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5150 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5151 // .. .. deeppowerdown_to_x1024 = 0xff
5152 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5153 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
5155 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU
,0x000001FEU
),
5156 // .. .. dfi_wrlvl_max_x1024 = 0xfff
5157 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5158 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
5159 // .. .. dfi_rdlvl_max_x1024 = 0xfff
5160 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5161 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
5162 // .. .. ddrc_reg_twrlvl_max_error = 0x0
5163 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5164 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
5165 // .. .. ddrc_reg_trdlvl_max_error = 0x0
5166 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5167 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
5168 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5169 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5170 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
5171 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5172 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5173 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
5174 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5175 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5176 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5178 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU
,0x1CFFFFFFU
),
5179 // .. .. reg_ddrc_2t_delay = 0x0
5180 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5181 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
5182 // .. .. reg_ddrc_skip_ocd = 0x1
5183 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5184 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
5185 // .. .. reg_ddrc_dis_pre_bypass = 0x0
5186 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5187 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5189 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU
,0x00000200U
),
5190 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5191 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5192 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
5193 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5194 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5195 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
5196 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5197 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5198 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
5200 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU
,0x00200066U
),
5201 // .. .. START: RESET ECC ERROR
5202 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
5203 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
5204 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5205 // .. .. Clear_Correctable_DRAM_ECC_error = 1
5206 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
5207 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
5209 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000003U
),
5210 // .. .. FINISH: RESET ECC ERROR
5211 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5212 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5213 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5214 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5215 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5216 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5218 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000000U
),
5219 // .. .. CORR_ECC_LOG_VALID = 0x0
5220 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5221 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5222 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5223 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5224 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
5226 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU
,0x00000000U
),
5227 // .. .. UNCORR_ECC_LOG_VALID = 0x0
5228 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5229 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5231 EMIT_MASKWRITE(0XF80060DC, 0x00000001U
,0x00000000U
),
5232 // .. .. STAT_NUM_CORR_ERR = 0x0
5233 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5234 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
5235 // .. .. STAT_NUM_UNCORR_ERR = 0x0
5236 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5237 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
5239 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU
,0x00000000U
),
5240 // .. .. reg_ddrc_ecc_mode = 0x0
5241 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5242 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
5243 // .. .. reg_ddrc_dis_scrub = 0x1
5244 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5245 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
5247 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU
,0x00000008U
),
5248 // .. .. reg_phy_dif_on = 0x0
5249 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5250 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
5251 // .. .. reg_phy_dif_off = 0x0
5252 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5253 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5255 EMIT_MASKWRITE(0XF8006114, 0x000000FFU
,0x00000000U
),
5256 // .. .. reg_phy_data_slice_in_use = 0x1
5257 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5258 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5259 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5260 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5261 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5262 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5263 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5264 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5265 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5266 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5267 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5268 // .. .. reg_phy_board_lpbk_tx = 0x0
5269 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5270 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5271 // .. .. reg_phy_board_lpbk_rx = 0x0
5272 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5273 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5274 // .. .. reg_phy_bist_shift_dq = 0x0
5275 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5276 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5277 // .. .. reg_phy_bist_err_clr = 0x0
5278 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5279 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5280 // .. .. reg_phy_dq_offset = 0x40
5281 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5282 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5284 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU
,0x40000001U
),
5285 // .. .. reg_phy_data_slice_in_use = 0x1
5286 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5287 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5288 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5289 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5290 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5291 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5292 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5293 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5294 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5295 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5296 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5297 // .. .. reg_phy_board_lpbk_tx = 0x0
5298 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5299 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5300 // .. .. reg_phy_board_lpbk_rx = 0x0
5301 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5302 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5303 // .. .. reg_phy_bist_shift_dq = 0x0
5304 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5305 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5306 // .. .. reg_phy_bist_err_clr = 0x0
5307 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5308 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5309 // .. .. reg_phy_dq_offset = 0x40
5310 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5311 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5313 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU
,0x40000001U
),
5314 // .. .. reg_phy_data_slice_in_use = 0x1
5315 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5316 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5317 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5318 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5319 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5320 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5321 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5322 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5323 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5324 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5325 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5326 // .. .. reg_phy_board_lpbk_tx = 0x0
5327 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5328 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5329 // .. .. reg_phy_board_lpbk_rx = 0x0
5330 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5331 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5332 // .. .. reg_phy_bist_shift_dq = 0x0
5333 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5334 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5335 // .. .. reg_phy_bist_err_clr = 0x0
5336 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5337 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5338 // .. .. reg_phy_dq_offset = 0x40
5339 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5340 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5341 // .. .. reg_phy_data_slice_in_use = 0x1
5342 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5343 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5344 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5345 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5346 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5347 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5348 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5349 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5350 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5351 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5352 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5353 // .. .. reg_phy_board_lpbk_tx = 0x0
5354 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5355 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5356 // .. .. reg_phy_board_lpbk_rx = 0x0
5357 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5358 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5359 // .. .. reg_phy_bist_shift_dq = 0x0
5360 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5361 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5362 // .. .. reg_phy_bist_err_clr = 0x0
5363 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5364 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5365 // .. .. reg_phy_dq_offset = 0x40
5366 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5367 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5369 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU
,0x40000001U
),
5370 // .. .. reg_phy_data_slice_in_use = 0x1
5371 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5372 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5373 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5374 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5375 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5376 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5377 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5378 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5379 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5380 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5381 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5382 // .. .. reg_phy_board_lpbk_tx = 0x0
5383 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5384 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5385 // .. .. reg_phy_board_lpbk_rx = 0x0
5386 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5387 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5388 // .. .. reg_phy_bist_shift_dq = 0x0
5389 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5390 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5391 // .. .. reg_phy_bist_err_clr = 0x0
5392 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5393 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5394 // .. .. reg_phy_dq_offset = 0x40
5395 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5396 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5398 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU
,0x40000001U
),
5399 // .. .. reg_phy_wrlvl_init_ratio = 0x0
5400 // .. .. ==> 0XF800612C[9:0] = 0x00000000U
5401 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
5402 // .. .. reg_phy_gatelvl_init_ratio = 0xb0
5403 // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
5404 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
5406 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU
,0x0002C000U
),
5407 // .. .. reg_phy_wrlvl_init_ratio = 0x0
5408 // .. .. ==> 0XF8006130[9:0] = 0x00000000U
5409 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
5410 // .. .. reg_phy_gatelvl_init_ratio = 0xb1
5411 // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
5412 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
5414 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU
,0x0002C400U
),
5415 // .. .. reg_phy_wrlvl_init_ratio = 0x3
5416 // .. .. ==> 0XF8006134[9:0] = 0x00000003U
5417 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
5418 // .. .. reg_phy_gatelvl_init_ratio = 0xbc
5419 // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
5420 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
5422 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU
,0x0002F003U
),
5423 // .. .. reg_phy_wrlvl_init_ratio = 0x3
5424 // .. .. ==> 0XF8006138[9:0] = 0x00000003U
5425 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
5426 // .. .. reg_phy_gatelvl_init_ratio = 0xbb
5427 // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
5428 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
5430 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU
,0x0002EC03U
),
5431 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5432 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5433 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5434 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5435 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5436 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5437 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5438 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5439 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5441 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU
,0x00000035U
),
5442 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5443 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5444 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5445 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5446 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5447 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5448 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5449 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5450 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5452 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU
,0x00000035U
),
5453 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5454 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5455 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5456 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5457 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5458 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5459 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5460 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5461 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5463 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU
,0x00000035U
),
5464 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5465 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5466 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5467 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5468 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5469 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5470 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5471 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5472 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5474 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU
,0x00000035U
),
5475 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
5476 // .. .. ==> 0XF8006154[9:0] = 0x00000077U
5477 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
5478 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5479 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5480 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5481 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5482 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5483 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5485 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU
,0x00000077U
),
5486 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
5487 // .. .. ==> 0XF8006158[9:0] = 0x00000077U
5488 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
5489 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5490 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5491 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5492 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5493 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5494 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5496 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU
,0x00000077U
),
5497 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
5498 // .. .. ==> 0XF800615C[9:0] = 0x00000083U
5499 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
5500 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5501 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5502 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5503 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5504 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5505 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5507 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU
,0x00000083U
),
5508 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
5509 // .. .. ==> 0XF8006160[9:0] = 0x00000083U
5510 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
5511 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5512 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5513 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5514 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5515 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5516 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5518 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU
,0x00000083U
),
5519 // .. .. reg_phy_fifo_we_slave_ratio = 0x105
5520 // .. .. ==> 0XF8006168[10:0] = 0x00000105U
5521 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
5522 // .. .. reg_phy_fifo_we_in_force = 0x0
5523 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5524 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5525 // .. .. reg_phy_fifo_we_in_delay = 0x0
5526 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5527 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5529 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU
,0x00000105U
),
5530 // .. .. reg_phy_fifo_we_slave_ratio = 0x106
5531 // .. .. ==> 0XF800616C[10:0] = 0x00000106U
5532 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
5533 // .. .. reg_phy_fifo_we_in_force = 0x0
5534 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5535 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5536 // .. .. reg_phy_fifo_we_in_delay = 0x0
5537 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5538 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5540 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU
,0x00000106U
),
5541 // .. .. reg_phy_fifo_we_slave_ratio = 0x111
5542 // .. .. ==> 0XF8006170[10:0] = 0x00000111U
5543 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
5544 // .. .. reg_phy_fifo_we_in_force = 0x0
5545 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5546 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5547 // .. .. reg_phy_fifo_we_in_delay = 0x0
5548 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5549 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5551 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU
,0x00000111U
),
5552 // .. .. reg_phy_fifo_we_slave_ratio = 0x110
5553 // .. .. ==> 0XF8006174[10:0] = 0x00000110U
5554 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
5555 // .. .. reg_phy_fifo_we_in_force = 0x0
5556 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5557 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5558 // .. .. reg_phy_fifo_we_in_delay = 0x0
5559 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5560 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5562 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU
,0x00000110U
),
5563 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
5564 // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
5565 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
5566 // .. .. reg_phy_wr_data_slave_force = 0x0
5567 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5568 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5569 // .. .. reg_phy_wr_data_slave_delay = 0x0
5570 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5571 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5573 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU
,0x000000B7U
),
5574 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
5575 // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
5576 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
5577 // .. .. reg_phy_wr_data_slave_force = 0x0
5578 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5579 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5580 // .. .. reg_phy_wr_data_slave_delay = 0x0
5581 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5582 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5584 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU
,0x000000B7U
),
5585 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
5586 // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
5587 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
5588 // .. .. reg_phy_wr_data_slave_force = 0x0
5589 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5590 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5591 // .. .. reg_phy_wr_data_slave_delay = 0x0
5592 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5593 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5595 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU
,0x000000C3U
),
5596 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
5597 // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
5598 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
5599 // .. .. reg_phy_wr_data_slave_force = 0x0
5600 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5601 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5602 // .. .. reg_phy_wr_data_slave_delay = 0x0
5603 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5604 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5606 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU
,0x000000C3U
),
5607 // .. .. reg_phy_loopback = 0x0
5608 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5609 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5610 // .. .. reg_phy_bl2 = 0x0
5611 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5612 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5613 // .. .. reg_phy_at_spd_atpg = 0x0
5614 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5615 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5616 // .. .. reg_phy_bist_enable = 0x0
5617 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5618 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5619 // .. .. reg_phy_bist_force_err = 0x0
5620 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5621 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5622 // .. .. reg_phy_bist_mode = 0x0
5623 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5624 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
5625 // .. .. reg_phy_invert_clkout = 0x1
5626 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5627 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
5628 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5629 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5630 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
5631 // .. .. reg_phy_sel_logic = 0x0
5632 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5633 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
5634 // .. .. reg_phy_ctrl_slave_ratio = 0x100
5635 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5636 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
5637 // .. .. reg_phy_ctrl_slave_force = 0x0
5638 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5639 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
5640 // .. .. reg_phy_ctrl_slave_delay = 0x0
5641 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5642 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
5643 // .. .. reg_phy_use_rank0_delays = 0x1
5644 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5645 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5646 // .. .. reg_phy_lpddr = 0x0
5647 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5648 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
5649 // .. .. reg_phy_cmd_latency = 0x0
5650 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5651 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
5652 // .. .. reg_phy_int_lpbk = 0x0
5653 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5654 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
5656 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU
,0x10040080U
),
5657 // .. .. reg_phy_wr_rl_delay = 0x2
5658 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5659 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
5660 // .. .. reg_phy_rd_rl_delay = 0x4
5661 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5662 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
5663 // .. .. reg_phy_dll_lock_diff = 0xf
5664 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5665 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
5666 // .. .. reg_phy_use_wr_level = 0x1
5667 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5668 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
5669 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5670 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5671 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
5672 // .. .. reg_phy_use_rd_data_eye_level = 0x1
5673 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5674 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
5675 // .. .. reg_phy_dis_calib_rst = 0x0
5676 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5677 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5678 // .. .. reg_phy_ctrl_slave_delay = 0x0
5679 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5680 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
5682 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU
,0x0001FC82U
),
5683 // .. .. reg_arb_page_addr_mask = 0x0
5684 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5685 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5687 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU
,0x00000000U
),
5688 // .. .. reg_arb_pri_wr_portn = 0x3ff
5689 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5690 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5691 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5692 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5693 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5694 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5695 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5696 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5697 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5698 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5699 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5700 // .. .. reg_arb_dis_rmw_portn = 0x1
5701 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5702 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5704 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU
,0x000803FFU
),
5705 // .. .. reg_arb_pri_wr_portn = 0x3ff
5706 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5707 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5708 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5709 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5710 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5711 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5712 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5713 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5714 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5715 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5716 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5717 // .. .. reg_arb_dis_rmw_portn = 0x1
5718 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5719 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5721 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU
,0x000803FFU
),
5722 // .. .. reg_arb_pri_wr_portn = 0x3ff
5723 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5724 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5725 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5726 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5727 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5728 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5729 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5730 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5731 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5732 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5733 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5734 // .. .. reg_arb_dis_rmw_portn = 0x1
5735 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5736 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5738 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU
,0x000803FFU
),
5739 // .. .. reg_arb_pri_wr_portn = 0x3ff
5740 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5741 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5742 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5743 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5744 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5745 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5746 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5747 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5748 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5749 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5750 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5751 // .. .. reg_arb_dis_rmw_portn = 0x1
5752 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5753 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5755 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU
,0x000803FFU
),
5756 // .. .. reg_arb_pri_rd_portn = 0x3ff
5757 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5758 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5759 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5760 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5761 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5762 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5763 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5764 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5765 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5766 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5767 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5768 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5769 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5770 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5772 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU
,0x000003FFU
),
5773 // .. .. reg_arb_pri_rd_portn = 0x3ff
5774 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5775 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5776 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5777 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5778 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5779 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5780 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5781 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5782 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5783 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5784 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5785 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5786 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5787 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5789 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU
,0x000003FFU
),
5790 // .. .. reg_arb_pri_rd_portn = 0x3ff
5791 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5792 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5793 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5794 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5795 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5796 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5797 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5798 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5799 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5800 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5801 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5802 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5803 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5804 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5806 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU
,0x000003FFU
),
5807 // .. .. reg_arb_pri_rd_portn = 0x3ff
5808 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5809 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5810 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5811 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5812 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5813 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5814 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5815 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5816 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5817 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5818 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5819 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5820 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5821 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5823 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU
,0x000003FFU
),
5824 // .. .. reg_ddrc_lpddr2 = 0x0
5825 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5826 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5827 // .. .. reg_ddrc_per_bank_refresh = 0x0
5828 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5829 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5830 // .. .. reg_ddrc_derate_enable = 0x0
5831 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5832 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5833 // .. .. reg_ddrc_mr4_margin = 0x0
5834 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5835 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
5837 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U
,0x00000000U
),
5838 // .. .. reg_ddrc_mr4_read_interval = 0x0
5839 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5840 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5842 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU
,0x00000000U
),
5843 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5844 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5845 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
5846 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5847 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5848 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
5849 // .. .. reg_ddrc_t_mrw = 0x5
5850 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5851 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
5853 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU
,0x00005125U
),
5854 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5855 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5856 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
5857 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5858 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5859 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
5861 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU
,0x000012A8U
),
5862 // .. .. START: POLL ON DCI STATUS
5864 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5865 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
5867 EMIT_MASKPOLL(0XF8000B74, 0x00002000U
),
5868 // .. .. FINISH: POLL ON DCI STATUS
5869 // .. .. START: UNLOCK DDR
5870 // .. .. reg_ddrc_soft_rstb = 0x1
5871 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5872 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5873 // .. .. reg_ddrc_powerdown_en = 0x0
5874 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5875 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5876 // .. .. reg_ddrc_data_bus_width = 0x0
5877 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5878 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
5879 // .. .. reg_ddrc_burst8_refresh = 0x0
5880 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5881 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
5882 // .. .. reg_ddrc_rdwr_idle_gap = 1
5883 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5884 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
5885 // .. .. reg_ddrc_dis_rd_bypass = 0x0
5886 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5887 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
5888 // .. .. reg_ddrc_dis_act_bypass = 0x0
5889 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5890 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
5891 // .. .. reg_ddrc_dis_auto_refresh = 0x0
5892 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5893 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5895 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000081U
),
5896 // .. .. FINISH: UNLOCK DDR
5897 // .. .. START: CHECK DDR STATUS
5898 // .. .. ddrc_reg_operating_mode = 1
5899 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5900 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
5902 EMIT_MASKPOLL(0XF8006054, 0x00000007U
),
5903 // .. .. FINISH: CHECK DDR STATUS
5904 // .. FINISH: DDR INITIALIZATION
5912 unsigned long ps7_mio_init_data_2_0
[] = {
5914 // .. START: SLCR SETTINGS
5915 // .. UNLOCK_KEY = 0XDF0D
5916 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
5917 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
5919 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
5920 // .. FINISH: SLCR SETTINGS
5921 // .. START: OCM REMAPPING
5922 // .. FINISH: OCM REMAPPING
5923 // .. START: DDRIOB SETTINGS
5924 // .. INP_POWER = 0x0
5925 // .. ==> 0XF8000B40[0:0] = 0x00000000U
5926 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5927 // .. INP_TYPE = 0x0
5928 // .. ==> 0XF8000B40[2:1] = 0x00000000U
5929 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
5930 // .. DCI_UPDATE = 0x0
5931 // .. ==> 0XF8000B40[3:3] = 0x00000000U
5932 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5934 // .. ==> 0XF8000B40[4:4] = 0x00000000U
5935 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
5936 // .. DCR_TYPE = 0x0
5937 // .. ==> 0XF8000B40[6:5] = 0x00000000U
5938 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
5939 // .. IBUF_DISABLE_MODE = 0x0
5940 // .. ==> 0XF8000B40[7:7] = 0x00000000U
5941 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5942 // .. TERM_DISABLE_MODE = 0x0
5943 // .. ==> 0XF8000B40[8:8] = 0x00000000U
5944 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5945 // .. OUTPUT_EN = 0x3
5946 // .. ==> 0XF8000B40[10:9] = 0x00000003U
5947 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
5948 // .. PULLUP_EN = 0x0
5949 // .. ==> 0XF8000B40[11:11] = 0x00000000U
5950 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
5952 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU
,0x00000600U
),
5953 // .. INP_POWER = 0x0
5954 // .. ==> 0XF8000B44[0:0] = 0x00000000U
5955 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5956 // .. INP_TYPE = 0x0
5957 // .. ==> 0XF8000B44[2:1] = 0x00000000U
5958 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
5959 // .. DCI_UPDATE = 0x0
5960 // .. ==> 0XF8000B44[3:3] = 0x00000000U
5961 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5963 // .. ==> 0XF8000B44[4:4] = 0x00000000U
5964 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
5965 // .. DCR_TYPE = 0x0
5966 // .. ==> 0XF8000B44[6:5] = 0x00000000U
5967 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
5968 // .. IBUF_DISABLE_MODE = 0x0
5969 // .. ==> 0XF8000B44[7:7] = 0x00000000U
5970 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
5971 // .. TERM_DISABLE_MODE = 0x0
5972 // .. ==> 0XF8000B44[8:8] = 0x00000000U
5973 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
5974 // .. OUTPUT_EN = 0x3
5975 // .. ==> 0XF8000B44[10:9] = 0x00000003U
5976 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
5977 // .. PULLUP_EN = 0x0
5978 // .. ==> 0XF8000B44[11:11] = 0x00000000U
5979 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
5981 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU
,0x00000600U
),
5982 // .. INP_POWER = 0x0
5983 // .. ==> 0XF8000B48[0:0] = 0x00000000U
5984 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
5985 // .. INP_TYPE = 0x1
5986 // .. ==> 0XF8000B48[2:1] = 0x00000001U
5987 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
5988 // .. DCI_UPDATE = 0x0
5989 // .. ==> 0XF8000B48[3:3] = 0x00000000U
5990 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
5992 // .. ==> 0XF8000B48[4:4] = 0x00000001U
5993 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
5994 // .. DCR_TYPE = 0x3
5995 // .. ==> 0XF8000B48[6:5] = 0x00000003U
5996 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
5997 // .. IBUF_DISABLE_MODE = 0
5998 // .. ==> 0XF8000B48[7:7] = 0x00000000U
5999 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6000 // .. TERM_DISABLE_MODE = 0
6001 // .. ==> 0XF8000B48[8:8] = 0x00000000U
6002 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6003 // .. OUTPUT_EN = 0x3
6004 // .. ==> 0XF8000B48[10:9] = 0x00000003U
6005 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6006 // .. PULLUP_EN = 0x0
6007 // .. ==> 0XF8000B48[11:11] = 0x00000000U
6008 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6010 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU
,0x00000672U
),
6011 // .. INP_POWER = 0x0
6012 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6013 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6014 // .. INP_TYPE = 0x1
6015 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6016 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
6017 // .. DCI_UPDATE = 0x0
6018 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6019 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6021 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6022 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6023 // .. DCR_TYPE = 0x3
6024 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6025 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6026 // .. IBUF_DISABLE_MODE = 0
6027 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6028 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6029 // .. TERM_DISABLE_MODE = 0
6030 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6031 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6032 // .. OUTPUT_EN = 0x3
6033 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6034 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6035 // .. PULLUP_EN = 0x0
6036 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6037 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6039 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU
,0x00000672U
),
6040 // .. INP_POWER = 0x0
6041 // .. ==> 0XF8000B50[0:0] = 0x00000000U
6042 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6043 // .. INP_TYPE = 0x2
6044 // .. ==> 0XF8000B50[2:1] = 0x00000002U
6045 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
6046 // .. DCI_UPDATE = 0x0
6047 // .. ==> 0XF8000B50[3:3] = 0x00000000U
6048 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6050 // .. ==> 0XF8000B50[4:4] = 0x00000001U
6051 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6052 // .. DCR_TYPE = 0x3
6053 // .. ==> 0XF8000B50[6:5] = 0x00000003U
6054 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6055 // .. IBUF_DISABLE_MODE = 0
6056 // .. ==> 0XF8000B50[7:7] = 0x00000000U
6057 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6058 // .. TERM_DISABLE_MODE = 0
6059 // .. ==> 0XF8000B50[8:8] = 0x00000000U
6060 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6061 // .. OUTPUT_EN = 0x3
6062 // .. ==> 0XF8000B50[10:9] = 0x00000003U
6063 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6064 // .. PULLUP_EN = 0x0
6065 // .. ==> 0XF8000B50[11:11] = 0x00000000U
6066 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6068 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU
,0x00000674U
),
6069 // .. INP_POWER = 0x0
6070 // .. ==> 0XF8000B54[0:0] = 0x00000000U
6071 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6072 // .. INP_TYPE = 0x2
6073 // .. ==> 0XF8000B54[2:1] = 0x00000002U
6074 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
6075 // .. DCI_UPDATE = 0x0
6076 // .. ==> 0XF8000B54[3:3] = 0x00000000U
6077 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6079 // .. ==> 0XF8000B54[4:4] = 0x00000001U
6080 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6081 // .. DCR_TYPE = 0x3
6082 // .. ==> 0XF8000B54[6:5] = 0x00000003U
6083 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6084 // .. IBUF_DISABLE_MODE = 0
6085 // .. ==> 0XF8000B54[7:7] = 0x00000000U
6086 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6087 // .. TERM_DISABLE_MODE = 0
6088 // .. ==> 0XF8000B54[8:8] = 0x00000000U
6089 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6090 // .. OUTPUT_EN = 0x3
6091 // .. ==> 0XF8000B54[10:9] = 0x00000003U
6092 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6093 // .. PULLUP_EN = 0x0
6094 // .. ==> 0XF8000B54[11:11] = 0x00000000U
6095 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6097 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU
,0x00000674U
),
6098 // .. INP_POWER = 0x0
6099 // .. ==> 0XF8000B58[0:0] = 0x00000000U
6100 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6101 // .. INP_TYPE = 0x0
6102 // .. ==> 0XF8000B58[2:1] = 0x00000000U
6103 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
6104 // .. DCI_UPDATE = 0x0
6105 // .. ==> 0XF8000B58[3:3] = 0x00000000U
6106 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6108 // .. ==> 0XF8000B58[4:4] = 0x00000000U
6109 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
6110 // .. DCR_TYPE = 0x0
6111 // .. ==> 0XF8000B58[6:5] = 0x00000000U
6112 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6113 // .. IBUF_DISABLE_MODE = 0x0
6114 // .. ==> 0XF8000B58[7:7] = 0x00000000U
6115 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6116 // .. TERM_DISABLE_MODE = 0x0
6117 // .. ==> 0XF8000B58[8:8] = 0x00000000U
6118 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6119 // .. OUTPUT_EN = 0x3
6120 // .. ==> 0XF8000B58[10:9] = 0x00000003U
6121 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6122 // .. PULLUP_EN = 0x0
6123 // .. ==> 0XF8000B58[11:11] = 0x00000000U
6124 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6126 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU
,0x00000600U
),
6127 // .. DRIVE_P = 0x1c
6128 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6129 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6131 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6132 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6134 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6135 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
6137 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6138 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
6140 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6141 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6143 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6144 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6146 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU
,0x0018C61CU
),
6147 // .. DRIVE_P = 0x1c
6148 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6149 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6151 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6152 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6154 // .. ==> 0XF8000B60[18:14] = 0x00000006U
6155 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6157 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6158 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6160 // .. ==> 0XF8000B60[26:24] = 0x00000000U
6161 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6163 // .. ==> 0XF8000B60[31:27] = 0x00000000U
6164 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6166 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU
,0x00F9861CU
),
6167 // .. DRIVE_P = 0x1c
6168 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6169 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6171 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6172 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6174 // .. ==> 0XF8000B64[18:14] = 0x00000006U
6175 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6177 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6178 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6180 // .. ==> 0XF8000B64[26:24] = 0x00000000U
6181 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6183 // .. ==> 0XF8000B64[31:27] = 0x00000000U
6184 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6186 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU
,0x00F9861CU
),
6187 // .. DRIVE_P = 0x1c
6188 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6189 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6191 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6192 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6194 // .. ==> 0XF8000B68[18:14] = 0x00000006U
6195 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6197 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6198 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6200 // .. ==> 0XF8000B68[26:24] = 0x00000000U
6201 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6203 // .. ==> 0XF8000B68[31:27] = 0x00000000U
6204 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6206 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU
,0x00F9861CU
),
6207 // .. VREF_INT_EN = 0x1
6208 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6209 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6210 // .. VREF_SEL = 0x4
6211 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6212 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
6213 // .. VREF_EXT_EN = 0x0
6214 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6215 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6216 // .. VREF_PULLUP_EN = 0x0
6217 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6218 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
6219 // .. REFIO_EN = 0x1
6220 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6221 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
6222 // .. REFIO_TEST = 0x3
6223 // .. ==> 0XF8000B6C[11:10] = 0x00000003U
6224 // .. ==> MASK : 0x00000C00U VAL : 0x00000C00U
6225 // .. REFIO_PULLUP_EN = 0x0
6226 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6227 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6228 // .. DRST_B_PULLUP_EN = 0x0
6229 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6230 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6231 // .. CKE_PULLUP_EN = 0x0
6232 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6233 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
6235 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU
,0x00000E09U
),
6236 // .. .. START: ASSERT RESET
6238 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6239 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6240 // .. .. VRN_OUT = 0x1
6241 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6242 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6244 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000021U
),
6245 // .. .. FINISH: ASSERT RESET
6246 // .. .. START: DEASSERT RESET
6248 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6249 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
6250 // .. .. VRN_OUT = 0x1
6251 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6252 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6254 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000020U
),
6255 // .. .. FINISH: DEASSERT RESET
6256 // .. .. RESET = 0x1
6257 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6258 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6259 // .. .. ENABLE = 0x1
6260 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6261 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
6262 // .. .. VRP_TRI = 0x0
6263 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6264 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
6265 // .. .. VRN_TRI = 0x0
6266 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6267 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
6268 // .. .. VRP_OUT = 0x0
6269 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6270 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
6271 // .. .. VRN_OUT = 0x1
6272 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6273 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6274 // .. .. NREF_OPT1 = 0x0
6275 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6276 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
6277 // .. .. NREF_OPT2 = 0x0
6278 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6279 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
6280 // .. .. NREF_OPT4 = 0x1
6281 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6282 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
6283 // .. .. PREF_OPT1 = 0x0
6284 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6285 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
6286 // .. .. PREF_OPT2 = 0x0
6287 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6288 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
6289 // .. .. UPDATE_CONTROL = 0x0
6290 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6291 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
6292 // .. .. INIT_COMPLETE = 0x0
6293 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6294 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
6295 // .. .. TST_CLK = 0x0
6296 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6297 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
6298 // .. .. TST_HLN = 0x0
6299 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6300 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
6301 // .. .. TST_HLP = 0x0
6302 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6303 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
6304 // .. .. TST_RST = 0x0
6305 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6306 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
6307 // .. .. INT_DCI_EN = 0x0
6308 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6309 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
6311 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU
,0x00000823U
),
6312 // .. FINISH: DDRIOB SETTINGS
6313 // .. START: MIO PROGRAMMING
6314 // .. TRI_ENABLE = 0
6315 // .. ==> 0XF8000700[0:0] = 0x00000000U
6316 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6318 // .. ==> 0XF8000700[1:1] = 0x00000000U
6319 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6321 // .. ==> 0XF8000700[2:2] = 0x00000000U
6322 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6324 // .. ==> 0XF8000700[4:3] = 0x00000000U
6325 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6327 // .. ==> 0XF8000700[7:5] = 0x00000000U
6328 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6330 // .. ==> 0XF8000700[8:8] = 0x00000000U
6331 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6333 // .. ==> 0XF8000700[11:9] = 0x00000003U
6334 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6336 // .. ==> 0XF8000700[12:12] = 0x00000000U
6337 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6338 // .. DisableRcvr = 0
6339 // .. ==> 0XF8000700[13:13] = 0x00000000U
6340 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6342 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU
,0x00000600U
),
6343 // .. TRI_ENABLE = 0
6344 // .. ==> 0XF8000704[0:0] = 0x00000000U
6345 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6347 // .. ==> 0XF8000704[1:1] = 0x00000001U
6348 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6350 // .. ==> 0XF8000704[2:2] = 0x00000000U
6351 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6353 // .. ==> 0XF8000704[4:3] = 0x00000000U
6354 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6356 // .. ==> 0XF8000704[7:5] = 0x00000000U
6357 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6359 // .. ==> 0XF8000704[8:8] = 0x00000000U
6360 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6362 // .. ==> 0XF8000704[11:9] = 0x00000003U
6363 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6365 // .. ==> 0XF8000704[12:12] = 0x00000000U
6366 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6367 // .. DisableRcvr = 0
6368 // .. ==> 0XF8000704[13:13] = 0x00000000U
6369 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6371 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU
,0x00000602U
),
6372 // .. TRI_ENABLE = 0
6373 // .. ==> 0XF8000708[0:0] = 0x00000000U
6374 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6376 // .. ==> 0XF8000708[1:1] = 0x00000001U
6377 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6379 // .. ==> 0XF8000708[2:2] = 0x00000000U
6380 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6382 // .. ==> 0XF8000708[4:3] = 0x00000000U
6383 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6385 // .. ==> 0XF8000708[7:5] = 0x00000000U
6386 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6388 // .. ==> 0XF8000708[8:8] = 0x00000000U
6389 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6391 // .. ==> 0XF8000708[11:9] = 0x00000003U
6392 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6394 // .. ==> 0XF8000708[12:12] = 0x00000000U
6395 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6396 // .. DisableRcvr = 0
6397 // .. ==> 0XF8000708[13:13] = 0x00000000U
6398 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6400 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU
,0x00000602U
),
6401 // .. TRI_ENABLE = 0
6402 // .. ==> 0XF800070C[0:0] = 0x00000000U
6403 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6405 // .. ==> 0XF800070C[1:1] = 0x00000001U
6406 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6408 // .. ==> 0XF800070C[2:2] = 0x00000000U
6409 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6411 // .. ==> 0XF800070C[4:3] = 0x00000000U
6412 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6414 // .. ==> 0XF800070C[7:5] = 0x00000000U
6415 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6417 // .. ==> 0XF800070C[8:8] = 0x00000000U
6418 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6420 // .. ==> 0XF800070C[11:9] = 0x00000003U
6421 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6423 // .. ==> 0XF800070C[12:12] = 0x00000000U
6424 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6425 // .. DisableRcvr = 0
6426 // .. ==> 0XF800070C[13:13] = 0x00000000U
6427 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6429 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU
,0x00000602U
),
6430 // .. TRI_ENABLE = 0
6431 // .. ==> 0XF8000710[0:0] = 0x00000000U
6432 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6434 // .. ==> 0XF8000710[1:1] = 0x00000001U
6435 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6437 // .. ==> 0XF8000710[2:2] = 0x00000000U
6438 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6440 // .. ==> 0XF8000710[4:3] = 0x00000000U
6441 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6443 // .. ==> 0XF8000710[7:5] = 0x00000000U
6444 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6446 // .. ==> 0XF8000710[8:8] = 0x00000000U
6447 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6449 // .. ==> 0XF8000710[11:9] = 0x00000003U
6450 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6452 // .. ==> 0XF8000710[12:12] = 0x00000000U
6453 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6454 // .. DisableRcvr = 0
6455 // .. ==> 0XF8000710[13:13] = 0x00000000U
6456 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6458 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU
,0x00000602U
),
6459 // .. TRI_ENABLE = 0
6460 // .. ==> 0XF8000714[0:0] = 0x00000000U
6461 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6463 // .. ==> 0XF8000714[1:1] = 0x00000001U
6464 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6466 // .. ==> 0XF8000714[2:2] = 0x00000000U
6467 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6469 // .. ==> 0XF8000714[4:3] = 0x00000000U
6470 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6472 // .. ==> 0XF8000714[7:5] = 0x00000000U
6473 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6475 // .. ==> 0XF8000714[8:8] = 0x00000000U
6476 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6478 // .. ==> 0XF8000714[11:9] = 0x00000003U
6479 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6481 // .. ==> 0XF8000714[12:12] = 0x00000000U
6482 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6483 // .. DisableRcvr = 0
6484 // .. ==> 0XF8000714[13:13] = 0x00000000U
6485 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6487 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU
,0x00000602U
),
6488 // .. TRI_ENABLE = 0
6489 // .. ==> 0XF8000718[0:0] = 0x00000000U
6490 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6492 // .. ==> 0XF8000718[1:1] = 0x00000001U
6493 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6495 // .. ==> 0XF8000718[2:2] = 0x00000000U
6496 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6498 // .. ==> 0XF8000718[4:3] = 0x00000000U
6499 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6501 // .. ==> 0XF8000718[7:5] = 0x00000000U
6502 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6504 // .. ==> 0XF8000718[8:8] = 0x00000000U
6505 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6507 // .. ==> 0XF8000718[11:9] = 0x00000003U
6508 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6510 // .. ==> 0XF8000718[12:12] = 0x00000000U
6511 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6512 // .. DisableRcvr = 0
6513 // .. ==> 0XF8000718[13:13] = 0x00000000U
6514 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6516 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU
,0x00000602U
),
6517 // .. TRI_ENABLE = 0
6518 // .. ==> 0XF800071C[0:0] = 0x00000000U
6519 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6521 // .. ==> 0XF800071C[1:1] = 0x00000000U
6522 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6524 // .. ==> 0XF800071C[2:2] = 0x00000000U
6525 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6527 // .. ==> 0XF800071C[4:3] = 0x00000000U
6528 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6530 // .. ==> 0XF800071C[7:5] = 0x00000000U
6531 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6533 // .. ==> 0XF800071C[8:8] = 0x00000000U
6534 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6536 // .. ==> 0XF800071C[11:9] = 0x00000003U
6537 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6539 // .. ==> 0XF800071C[12:12] = 0x00000000U
6540 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6541 // .. DisableRcvr = 0
6542 // .. ==> 0XF800071C[13:13] = 0x00000000U
6543 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6545 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU
,0x00000600U
),
6546 // .. TRI_ENABLE = 0
6547 // .. ==> 0XF8000720[0:0] = 0x00000000U
6548 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6550 // .. ==> 0XF8000720[1:1] = 0x00000001U
6551 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6553 // .. ==> 0XF8000720[2:2] = 0x00000000U
6554 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6556 // .. ==> 0XF8000720[4:3] = 0x00000000U
6557 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6559 // .. ==> 0XF8000720[7:5] = 0x00000000U
6560 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6562 // .. ==> 0XF8000720[8:8] = 0x00000000U
6563 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6565 // .. ==> 0XF8000720[11:9] = 0x00000003U
6566 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6568 // .. ==> 0XF8000720[12:12] = 0x00000000U
6569 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6570 // .. DisableRcvr = 0
6571 // .. ==> 0XF8000720[13:13] = 0x00000000U
6572 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6574 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU
,0x00000602U
),
6575 // .. TRI_ENABLE = 0
6576 // .. ==> 0XF8000724[0:0] = 0x00000000U
6577 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6579 // .. ==> 0XF8000724[1:1] = 0x00000000U
6580 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6582 // .. ==> 0XF8000724[2:2] = 0x00000000U
6583 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6585 // .. ==> 0XF8000724[4:3] = 0x00000000U
6586 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6588 // .. ==> 0XF8000724[7:5] = 0x00000000U
6589 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6591 // .. ==> 0XF8000724[8:8] = 0x00000000U
6592 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6594 // .. ==> 0XF8000724[11:9] = 0x00000003U
6595 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6597 // .. ==> 0XF8000724[12:12] = 0x00000000U
6598 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6599 // .. DisableRcvr = 0
6600 // .. ==> 0XF8000724[13:13] = 0x00000000U
6601 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6603 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU
,0x00000600U
),
6604 // .. TRI_ENABLE = 0
6605 // .. ==> 0XF8000728[0:0] = 0x00000000U
6606 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6608 // .. ==> 0XF8000728[1:1] = 0x00000000U
6609 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6611 // .. ==> 0XF8000728[2:2] = 0x00000000U
6612 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6614 // .. ==> 0XF8000728[4:3] = 0x00000000U
6615 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6617 // .. ==> 0XF8000728[7:5] = 0x00000000U
6618 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6620 // .. ==> 0XF8000728[8:8] = 0x00000000U
6621 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6623 // .. ==> 0XF8000728[11:9] = 0x00000003U
6624 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6626 // .. ==> 0XF8000728[12:12] = 0x00000000U
6627 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6628 // .. DisableRcvr = 0
6629 // .. ==> 0XF8000728[13:13] = 0x00000000U
6630 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6632 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU
,0x00000600U
),
6633 // .. TRI_ENABLE = 0
6634 // .. ==> 0XF800072C[0:0] = 0x00000000U
6635 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6637 // .. ==> 0XF800072C[1:1] = 0x00000000U
6638 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6640 // .. ==> 0XF800072C[2:2] = 0x00000000U
6641 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6643 // .. ==> 0XF800072C[4:3] = 0x00000000U
6644 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6646 // .. ==> 0XF800072C[7:5] = 0x00000000U
6647 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6649 // .. ==> 0XF800072C[8:8] = 0x00000000U
6650 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6652 // .. ==> 0XF800072C[11:9] = 0x00000003U
6653 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6655 // .. ==> 0XF800072C[12:12] = 0x00000000U
6656 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6657 // .. DisableRcvr = 0
6658 // .. ==> 0XF800072C[13:13] = 0x00000000U
6659 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6661 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU
,0x00000600U
),
6662 // .. TRI_ENABLE = 0
6663 // .. ==> 0XF8000730[0:0] = 0x00000000U
6664 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6666 // .. ==> 0XF8000730[1:1] = 0x00000000U
6667 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6669 // .. ==> 0XF8000730[2:2] = 0x00000000U
6670 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6672 // .. ==> 0XF8000730[4:3] = 0x00000000U
6673 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6675 // .. ==> 0XF8000730[7:5] = 0x00000000U
6676 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6678 // .. ==> 0XF8000730[8:8] = 0x00000000U
6679 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6681 // .. ==> 0XF8000730[11:9] = 0x00000003U
6682 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6684 // .. ==> 0XF8000730[12:12] = 0x00000000U
6685 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6686 // .. DisableRcvr = 0
6687 // .. ==> 0XF8000730[13:13] = 0x00000000U
6688 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6690 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU
,0x00000600U
),
6691 // .. TRI_ENABLE = 0
6692 // .. ==> 0XF8000734[0:0] = 0x00000000U
6693 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6695 // .. ==> 0XF8000734[1:1] = 0x00000000U
6696 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6698 // .. ==> 0XF8000734[2:2] = 0x00000000U
6699 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6701 // .. ==> 0XF8000734[4:3] = 0x00000000U
6702 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6704 // .. ==> 0XF8000734[7:5] = 0x00000000U
6705 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6707 // .. ==> 0XF8000734[8:8] = 0x00000000U
6708 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6710 // .. ==> 0XF8000734[11:9] = 0x00000003U
6711 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6713 // .. ==> 0XF8000734[12:12] = 0x00000000U
6714 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6715 // .. DisableRcvr = 0
6716 // .. ==> 0XF8000734[13:13] = 0x00000000U
6717 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6719 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU
,0x00000600U
),
6720 // .. TRI_ENABLE = 0
6721 // .. ==> 0XF8000738[0:0] = 0x00000000U
6722 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6724 // .. ==> 0XF8000738[1:1] = 0x00000000U
6725 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6727 // .. ==> 0XF8000738[2:2] = 0x00000000U
6728 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6730 // .. ==> 0XF8000738[4:3] = 0x00000000U
6731 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6733 // .. ==> 0XF8000738[7:5] = 0x00000000U
6734 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6736 // .. ==> 0XF8000738[8:8] = 0x00000000U
6737 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6739 // .. ==> 0XF8000738[11:9] = 0x00000003U
6740 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6742 // .. ==> 0XF8000738[12:12] = 0x00000000U
6743 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6744 // .. DisableRcvr = 0
6745 // .. ==> 0XF8000738[13:13] = 0x00000000U
6746 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6748 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU
,0x00000600U
),
6749 // .. TRI_ENABLE = 0
6750 // .. ==> 0XF800073C[0:0] = 0x00000000U
6751 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6753 // .. ==> 0XF800073C[1:1] = 0x00000000U
6754 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6756 // .. ==> 0XF800073C[2:2] = 0x00000000U
6757 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6759 // .. ==> 0XF800073C[4:3] = 0x00000000U
6760 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6762 // .. ==> 0XF800073C[7:5] = 0x00000000U
6763 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6765 // .. ==> 0XF800073C[8:8] = 0x00000000U
6766 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6768 // .. ==> 0XF800073C[11:9] = 0x00000003U
6769 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
6771 // .. ==> 0XF800073C[12:12] = 0x00000000U
6772 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6773 // .. DisableRcvr = 0
6774 // .. ==> 0XF800073C[13:13] = 0x00000000U
6775 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6777 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU
,0x00000600U
),
6778 // .. TRI_ENABLE = 0
6779 // .. ==> 0XF8000740[0:0] = 0x00000000U
6780 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6782 // .. ==> 0XF8000740[1:1] = 0x00000001U
6783 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6785 // .. ==> 0XF8000740[2:2] = 0x00000000U
6786 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6788 // .. ==> 0XF8000740[4:3] = 0x00000000U
6789 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6791 // .. ==> 0XF8000740[7:5] = 0x00000000U
6792 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6794 // .. ==> 0XF8000740[8:8] = 0x00000000U
6795 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6797 // .. ==> 0XF8000740[11:9] = 0x00000001U
6798 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6800 // .. ==> 0XF8000740[12:12] = 0x00000000U
6801 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6802 // .. DisableRcvr = 0
6803 // .. ==> 0XF8000740[13:13] = 0x00000000U
6804 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6806 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU
,0x00000202U
),
6807 // .. TRI_ENABLE = 0
6808 // .. ==> 0XF8000744[0:0] = 0x00000000U
6809 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6811 // .. ==> 0XF8000744[1:1] = 0x00000001U
6812 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6814 // .. ==> 0XF8000744[2:2] = 0x00000000U
6815 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6817 // .. ==> 0XF8000744[4:3] = 0x00000000U
6818 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6820 // .. ==> 0XF8000744[7:5] = 0x00000000U
6821 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6823 // .. ==> 0XF8000744[8:8] = 0x00000000U
6824 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6826 // .. ==> 0XF8000744[11:9] = 0x00000001U
6827 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6829 // .. ==> 0XF8000744[12:12] = 0x00000000U
6830 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6831 // .. DisableRcvr = 0
6832 // .. ==> 0XF8000744[13:13] = 0x00000000U
6833 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6835 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU
,0x00000202U
),
6836 // .. TRI_ENABLE = 0
6837 // .. ==> 0XF8000748[0:0] = 0x00000000U
6838 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6840 // .. ==> 0XF8000748[1:1] = 0x00000001U
6841 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6843 // .. ==> 0XF8000748[2:2] = 0x00000000U
6844 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6846 // .. ==> 0XF8000748[4:3] = 0x00000000U
6847 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6849 // .. ==> 0XF8000748[7:5] = 0x00000000U
6850 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6852 // .. ==> 0XF8000748[8:8] = 0x00000000U
6853 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6855 // .. ==> 0XF8000748[11:9] = 0x00000001U
6856 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6858 // .. ==> 0XF8000748[12:12] = 0x00000000U
6859 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6860 // .. DisableRcvr = 0
6861 // .. ==> 0XF8000748[13:13] = 0x00000000U
6862 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6864 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU
,0x00000202U
),
6865 // .. TRI_ENABLE = 0
6866 // .. ==> 0XF800074C[0:0] = 0x00000000U
6867 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6869 // .. ==> 0XF800074C[1:1] = 0x00000001U
6870 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6872 // .. ==> 0XF800074C[2:2] = 0x00000000U
6873 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6875 // .. ==> 0XF800074C[4:3] = 0x00000000U
6876 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6878 // .. ==> 0XF800074C[7:5] = 0x00000000U
6879 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6881 // .. ==> 0XF800074C[8:8] = 0x00000000U
6882 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6884 // .. ==> 0XF800074C[11:9] = 0x00000001U
6885 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6887 // .. ==> 0XF800074C[12:12] = 0x00000000U
6888 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6889 // .. DisableRcvr = 0
6890 // .. ==> 0XF800074C[13:13] = 0x00000000U
6891 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6893 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU
,0x00000202U
),
6894 // .. TRI_ENABLE = 0
6895 // .. ==> 0XF8000750[0:0] = 0x00000000U
6896 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6898 // .. ==> 0XF8000750[1:1] = 0x00000001U
6899 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6901 // .. ==> 0XF8000750[2:2] = 0x00000000U
6902 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6904 // .. ==> 0XF8000750[4:3] = 0x00000000U
6905 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6907 // .. ==> 0XF8000750[7:5] = 0x00000000U
6908 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6910 // .. ==> 0XF8000750[8:8] = 0x00000000U
6911 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6913 // .. ==> 0XF8000750[11:9] = 0x00000001U
6914 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6916 // .. ==> 0XF8000750[12:12] = 0x00000000U
6917 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6918 // .. DisableRcvr = 0
6919 // .. ==> 0XF8000750[13:13] = 0x00000000U
6920 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6922 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU
,0x00000202U
),
6923 // .. TRI_ENABLE = 0
6924 // .. ==> 0XF8000754[0:0] = 0x00000000U
6925 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6927 // .. ==> 0XF8000754[1:1] = 0x00000001U
6928 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6930 // .. ==> 0XF8000754[2:2] = 0x00000000U
6931 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6933 // .. ==> 0XF8000754[4:3] = 0x00000000U
6934 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6936 // .. ==> 0XF8000754[7:5] = 0x00000000U
6937 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6939 // .. ==> 0XF8000754[8:8] = 0x00000000U
6940 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6942 // .. ==> 0XF8000754[11:9] = 0x00000001U
6943 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6945 // .. ==> 0XF8000754[12:12] = 0x00000000U
6946 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6947 // .. DisableRcvr = 0
6948 // .. ==> 0XF8000754[13:13] = 0x00000000U
6949 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6951 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU
,0x00000202U
),
6952 // .. TRI_ENABLE = 1
6953 // .. ==> 0XF8000758[0:0] = 0x00000001U
6954 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6956 // .. ==> 0XF8000758[1:1] = 0x00000001U
6957 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6959 // .. ==> 0XF8000758[2:2] = 0x00000000U
6960 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6962 // .. ==> 0XF8000758[4:3] = 0x00000000U
6963 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6965 // .. ==> 0XF8000758[7:5] = 0x00000000U
6966 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6968 // .. ==> 0XF8000758[8:8] = 0x00000000U
6969 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6971 // .. ==> 0XF8000758[11:9] = 0x00000001U
6972 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6974 // .. ==> 0XF8000758[12:12] = 0x00000000U
6975 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6976 // .. DisableRcvr = 0
6977 // .. ==> 0XF8000758[13:13] = 0x00000000U
6978 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6980 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU
,0x00000203U
),
6981 // .. TRI_ENABLE = 1
6982 // .. ==> 0XF800075C[0:0] = 0x00000001U
6983 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6985 // .. ==> 0XF800075C[1:1] = 0x00000001U
6986 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6988 // .. ==> 0XF800075C[2:2] = 0x00000000U
6989 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6991 // .. ==> 0XF800075C[4:3] = 0x00000000U
6992 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6994 // .. ==> 0XF800075C[7:5] = 0x00000000U
6995 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6997 // .. ==> 0XF800075C[8:8] = 0x00000000U
6998 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7000 // .. ==> 0XF800075C[11:9] = 0x00000001U
7001 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7003 // .. ==> 0XF800075C[12:12] = 0x00000000U
7004 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7005 // .. DisableRcvr = 0
7006 // .. ==> 0XF800075C[13:13] = 0x00000000U
7007 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7009 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU
,0x00000203U
),
7010 // .. TRI_ENABLE = 1
7011 // .. ==> 0XF8000760[0:0] = 0x00000001U
7012 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7014 // .. ==> 0XF8000760[1:1] = 0x00000001U
7015 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7017 // .. ==> 0XF8000760[2:2] = 0x00000000U
7018 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7020 // .. ==> 0XF8000760[4:3] = 0x00000000U
7021 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7023 // .. ==> 0XF8000760[7:5] = 0x00000000U
7024 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7026 // .. ==> 0XF8000760[8:8] = 0x00000000U
7027 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7029 // .. ==> 0XF8000760[11:9] = 0x00000001U
7030 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7032 // .. ==> 0XF8000760[12:12] = 0x00000000U
7033 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7034 // .. DisableRcvr = 0
7035 // .. ==> 0XF8000760[13:13] = 0x00000000U
7036 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7038 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU
,0x00000203U
),
7039 // .. TRI_ENABLE = 1
7040 // .. ==> 0XF8000764[0:0] = 0x00000001U
7041 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7043 // .. ==> 0XF8000764[1:1] = 0x00000001U
7044 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7046 // .. ==> 0XF8000764[2:2] = 0x00000000U
7047 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7049 // .. ==> 0XF8000764[4:3] = 0x00000000U
7050 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7052 // .. ==> 0XF8000764[7:5] = 0x00000000U
7053 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7055 // .. ==> 0XF8000764[8:8] = 0x00000000U
7056 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7058 // .. ==> 0XF8000764[11:9] = 0x00000001U
7059 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7061 // .. ==> 0XF8000764[12:12] = 0x00000000U
7062 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7063 // .. DisableRcvr = 0
7064 // .. ==> 0XF8000764[13:13] = 0x00000000U
7065 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7067 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU
,0x00000203U
),
7068 // .. TRI_ENABLE = 1
7069 // .. ==> 0XF8000768[0:0] = 0x00000001U
7070 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7072 // .. ==> 0XF8000768[1:1] = 0x00000001U
7073 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7075 // .. ==> 0XF8000768[2:2] = 0x00000000U
7076 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7078 // .. ==> 0XF8000768[4:3] = 0x00000000U
7079 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7081 // .. ==> 0XF8000768[7:5] = 0x00000000U
7082 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7084 // .. ==> 0XF8000768[8:8] = 0x00000000U
7085 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7087 // .. ==> 0XF8000768[11:9] = 0x00000001U
7088 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7090 // .. ==> 0XF8000768[12:12] = 0x00000000U
7091 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7092 // .. DisableRcvr = 0
7093 // .. ==> 0XF8000768[13:13] = 0x00000000U
7094 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7096 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU
,0x00000203U
),
7097 // .. TRI_ENABLE = 1
7098 // .. ==> 0XF800076C[0:0] = 0x00000001U
7099 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7101 // .. ==> 0XF800076C[1:1] = 0x00000001U
7102 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7104 // .. ==> 0XF800076C[2:2] = 0x00000000U
7105 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7107 // .. ==> 0XF800076C[4:3] = 0x00000000U
7108 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7110 // .. ==> 0XF800076C[7:5] = 0x00000000U
7111 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7113 // .. ==> 0XF800076C[8:8] = 0x00000000U
7114 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7116 // .. ==> 0XF800076C[11:9] = 0x00000001U
7117 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7119 // .. ==> 0XF800076C[12:12] = 0x00000000U
7120 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7121 // .. DisableRcvr = 0
7122 // .. ==> 0XF800076C[13:13] = 0x00000000U
7123 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7125 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU
,0x00000203U
),
7126 // .. TRI_ENABLE = 0
7127 // .. ==> 0XF8000770[0:0] = 0x00000000U
7128 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7130 // .. ==> 0XF8000770[1:1] = 0x00000000U
7131 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7133 // .. ==> 0XF8000770[2:2] = 0x00000001U
7134 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7136 // .. ==> 0XF8000770[4:3] = 0x00000000U
7137 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7139 // .. ==> 0XF8000770[7:5] = 0x00000000U
7140 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7142 // .. ==> 0XF8000770[8:8] = 0x00000000U
7143 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7145 // .. ==> 0XF8000770[11:9] = 0x00000001U
7146 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7148 // .. ==> 0XF8000770[12:12] = 0x00000000U
7149 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7150 // .. DisableRcvr = 0
7151 // .. ==> 0XF8000770[13:13] = 0x00000000U
7152 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7154 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU
,0x00000204U
),
7155 // .. TRI_ENABLE = 1
7156 // .. ==> 0XF8000774[0:0] = 0x00000001U
7157 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7159 // .. ==> 0XF8000774[1:1] = 0x00000000U
7160 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7162 // .. ==> 0XF8000774[2:2] = 0x00000001U
7163 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7165 // .. ==> 0XF8000774[4:3] = 0x00000000U
7166 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7168 // .. ==> 0XF8000774[7:5] = 0x00000000U
7169 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7171 // .. ==> 0XF8000774[8:8] = 0x00000000U
7172 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7174 // .. ==> 0XF8000774[11:9] = 0x00000001U
7175 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7177 // .. ==> 0XF8000774[12:12] = 0x00000000U
7178 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7179 // .. DisableRcvr = 0
7180 // .. ==> 0XF8000774[13:13] = 0x00000000U
7181 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7183 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU
,0x00000205U
),
7184 // .. TRI_ENABLE = 0
7185 // .. ==> 0XF8000778[0:0] = 0x00000000U
7186 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7188 // .. ==> 0XF8000778[1:1] = 0x00000000U
7189 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7191 // .. ==> 0XF8000778[2:2] = 0x00000001U
7192 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7194 // .. ==> 0XF8000778[4:3] = 0x00000000U
7195 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7197 // .. ==> 0XF8000778[7:5] = 0x00000000U
7198 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7200 // .. ==> 0XF8000778[8:8] = 0x00000000U
7201 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7203 // .. ==> 0XF8000778[11:9] = 0x00000001U
7204 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7206 // .. ==> 0XF8000778[12:12] = 0x00000000U
7207 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7208 // .. DisableRcvr = 0
7209 // .. ==> 0XF8000778[13:13] = 0x00000000U
7210 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7212 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU
,0x00000204U
),
7213 // .. TRI_ENABLE = 1
7214 // .. ==> 0XF800077C[0:0] = 0x00000001U
7215 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7217 // .. ==> 0XF800077C[1:1] = 0x00000000U
7218 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7220 // .. ==> 0XF800077C[2:2] = 0x00000001U
7221 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7223 // .. ==> 0XF800077C[4:3] = 0x00000000U
7224 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7226 // .. ==> 0XF800077C[7:5] = 0x00000000U
7227 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7229 // .. ==> 0XF800077C[8:8] = 0x00000000U
7230 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7232 // .. ==> 0XF800077C[11:9] = 0x00000001U
7233 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7235 // .. ==> 0XF800077C[12:12] = 0x00000000U
7236 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7237 // .. DisableRcvr = 0
7238 // .. ==> 0XF800077C[13:13] = 0x00000000U
7239 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7241 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU
,0x00000205U
),
7242 // .. TRI_ENABLE = 0
7243 // .. ==> 0XF8000780[0:0] = 0x00000000U
7244 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7246 // .. ==> 0XF8000780[1:1] = 0x00000000U
7247 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7249 // .. ==> 0XF8000780[2:2] = 0x00000001U
7250 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7252 // .. ==> 0XF8000780[4:3] = 0x00000000U
7253 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7255 // .. ==> 0XF8000780[7:5] = 0x00000000U
7256 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7258 // .. ==> 0XF8000780[8:8] = 0x00000000U
7259 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7261 // .. ==> 0XF8000780[11:9] = 0x00000001U
7262 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7264 // .. ==> 0XF8000780[12:12] = 0x00000000U
7265 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7266 // .. DisableRcvr = 0
7267 // .. ==> 0XF8000780[13:13] = 0x00000000U
7268 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7270 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU
,0x00000204U
),
7271 // .. TRI_ENABLE = 0
7272 // .. ==> 0XF8000784[0:0] = 0x00000000U
7273 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7275 // .. ==> 0XF8000784[1:1] = 0x00000000U
7276 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7278 // .. ==> 0XF8000784[2:2] = 0x00000001U
7279 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7281 // .. ==> 0XF8000784[4:3] = 0x00000000U
7282 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7284 // .. ==> 0XF8000784[7:5] = 0x00000000U
7285 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7287 // .. ==> 0XF8000784[8:8] = 0x00000000U
7288 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7290 // .. ==> 0XF8000784[11:9] = 0x00000001U
7291 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7293 // .. ==> 0XF8000784[12:12] = 0x00000000U
7294 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7295 // .. DisableRcvr = 0
7296 // .. ==> 0XF8000784[13:13] = 0x00000000U
7297 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7299 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU
,0x00000204U
),
7300 // .. TRI_ENABLE = 0
7301 // .. ==> 0XF8000788[0:0] = 0x00000000U
7302 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7304 // .. ==> 0XF8000788[1:1] = 0x00000000U
7305 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7307 // .. ==> 0XF8000788[2:2] = 0x00000001U
7308 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7310 // .. ==> 0XF8000788[4:3] = 0x00000000U
7311 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7313 // .. ==> 0XF8000788[7:5] = 0x00000000U
7314 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7316 // .. ==> 0XF8000788[8:8] = 0x00000000U
7317 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7319 // .. ==> 0XF8000788[11:9] = 0x00000001U
7320 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7322 // .. ==> 0XF8000788[12:12] = 0x00000000U
7323 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7324 // .. DisableRcvr = 0
7325 // .. ==> 0XF8000788[13:13] = 0x00000000U
7326 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7328 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU
,0x00000204U
),
7329 // .. TRI_ENABLE = 0
7330 // .. ==> 0XF800078C[0:0] = 0x00000000U
7331 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7333 // .. ==> 0XF800078C[1:1] = 0x00000000U
7334 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7336 // .. ==> 0XF800078C[2:2] = 0x00000001U
7337 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7339 // .. ==> 0XF800078C[4:3] = 0x00000000U
7340 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7342 // .. ==> 0XF800078C[7:5] = 0x00000000U
7343 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7345 // .. ==> 0XF800078C[8:8] = 0x00000000U
7346 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7348 // .. ==> 0XF800078C[11:9] = 0x00000001U
7349 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7351 // .. ==> 0XF800078C[12:12] = 0x00000000U
7352 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7353 // .. DisableRcvr = 0
7354 // .. ==> 0XF800078C[13:13] = 0x00000000U
7355 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7357 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU
,0x00000204U
),
7358 // .. TRI_ENABLE = 1
7359 // .. ==> 0XF8000790[0:0] = 0x00000001U
7360 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7362 // .. ==> 0XF8000790[1:1] = 0x00000000U
7363 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7365 // .. ==> 0XF8000790[2:2] = 0x00000001U
7366 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7368 // .. ==> 0XF8000790[4:3] = 0x00000000U
7369 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7371 // .. ==> 0XF8000790[7:5] = 0x00000000U
7372 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7374 // .. ==> 0XF8000790[8:8] = 0x00000000U
7375 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7377 // .. ==> 0XF8000790[11:9] = 0x00000001U
7378 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7380 // .. ==> 0XF8000790[12:12] = 0x00000000U
7381 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7382 // .. DisableRcvr = 0
7383 // .. ==> 0XF8000790[13:13] = 0x00000000U
7384 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7386 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU
,0x00000205U
),
7387 // .. TRI_ENABLE = 0
7388 // .. ==> 0XF8000794[0:0] = 0x00000000U
7389 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7391 // .. ==> 0XF8000794[1:1] = 0x00000000U
7392 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7394 // .. ==> 0XF8000794[2:2] = 0x00000001U
7395 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7397 // .. ==> 0XF8000794[4:3] = 0x00000000U
7398 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7400 // .. ==> 0XF8000794[7:5] = 0x00000000U
7401 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7403 // .. ==> 0XF8000794[8:8] = 0x00000000U
7404 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7406 // .. ==> 0XF8000794[11:9] = 0x00000001U
7407 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7409 // .. ==> 0XF8000794[12:12] = 0x00000000U
7410 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7411 // .. DisableRcvr = 0
7412 // .. ==> 0XF8000794[13:13] = 0x00000000U
7413 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7415 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU
,0x00000204U
),
7416 // .. TRI_ENABLE = 0
7417 // .. ==> 0XF8000798[0:0] = 0x00000000U
7418 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7420 // .. ==> 0XF8000798[1:1] = 0x00000000U
7421 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7423 // .. ==> 0XF8000798[2:2] = 0x00000001U
7424 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7426 // .. ==> 0XF8000798[4:3] = 0x00000000U
7427 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7429 // .. ==> 0XF8000798[7:5] = 0x00000000U
7430 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7432 // .. ==> 0XF8000798[8:8] = 0x00000000U
7433 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7435 // .. ==> 0XF8000798[11:9] = 0x00000001U
7436 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7438 // .. ==> 0XF8000798[12:12] = 0x00000000U
7439 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7440 // .. DisableRcvr = 0
7441 // .. ==> 0XF8000798[13:13] = 0x00000000U
7442 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7444 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU
,0x00000204U
),
7445 // .. TRI_ENABLE = 0
7446 // .. ==> 0XF800079C[0:0] = 0x00000000U
7447 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7449 // .. ==> 0XF800079C[1:1] = 0x00000000U
7450 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7452 // .. ==> 0XF800079C[2:2] = 0x00000001U
7453 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7455 // .. ==> 0XF800079C[4:3] = 0x00000000U
7456 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7458 // .. ==> 0XF800079C[7:5] = 0x00000000U
7459 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7461 // .. ==> 0XF800079C[8:8] = 0x00000000U
7462 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7464 // .. ==> 0XF800079C[11:9] = 0x00000001U
7465 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7467 // .. ==> 0XF800079C[12:12] = 0x00000000U
7468 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7469 // .. DisableRcvr = 0
7470 // .. ==> 0XF800079C[13:13] = 0x00000000U
7471 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7473 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU
,0x00000204U
),
7474 // .. TRI_ENABLE = 0
7475 // .. ==> 0XF80007A0[0:0] = 0x00000000U
7476 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7478 // .. ==> 0XF80007A0[1:1] = 0x00000000U
7479 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7481 // .. ==> 0XF80007A0[2:2] = 0x00000000U
7482 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7484 // .. ==> 0XF80007A0[4:3] = 0x00000000U
7485 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7487 // .. ==> 0XF80007A0[7:5] = 0x00000004U
7488 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7490 // .. ==> 0XF80007A0[8:8] = 0x00000000U
7491 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7493 // .. ==> 0XF80007A0[11:9] = 0x00000001U
7494 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7496 // .. ==> 0XF80007A0[12:12] = 0x00000000U
7497 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7498 // .. DisableRcvr = 0
7499 // .. ==> 0XF80007A0[13:13] = 0x00000000U
7500 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7502 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU
,0x00000280U
),
7503 // .. TRI_ENABLE = 0
7504 // .. ==> 0XF80007A4[0:0] = 0x00000000U
7505 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7507 // .. ==> 0XF80007A4[1:1] = 0x00000000U
7508 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7510 // .. ==> 0XF80007A4[2:2] = 0x00000000U
7511 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7513 // .. ==> 0XF80007A4[4:3] = 0x00000000U
7514 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7516 // .. ==> 0XF80007A4[7:5] = 0x00000004U
7517 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7519 // .. ==> 0XF80007A4[8:8] = 0x00000000U
7520 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7522 // .. ==> 0XF80007A4[11:9] = 0x00000001U
7523 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7525 // .. ==> 0XF80007A4[12:12] = 0x00000000U
7526 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7527 // .. DisableRcvr = 0
7528 // .. ==> 0XF80007A4[13:13] = 0x00000000U
7529 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7531 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU
,0x00000280U
),
7532 // .. TRI_ENABLE = 0
7533 // .. ==> 0XF80007A8[0:0] = 0x00000000U
7534 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7536 // .. ==> 0XF80007A8[1:1] = 0x00000000U
7537 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7539 // .. ==> 0XF80007A8[2:2] = 0x00000000U
7540 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7542 // .. ==> 0XF80007A8[4:3] = 0x00000000U
7543 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7545 // .. ==> 0XF80007A8[7:5] = 0x00000004U
7546 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7548 // .. ==> 0XF80007A8[8:8] = 0x00000000U
7549 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7551 // .. ==> 0XF80007A8[11:9] = 0x00000001U
7552 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7554 // .. ==> 0XF80007A8[12:12] = 0x00000000U
7555 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7556 // .. DisableRcvr = 0
7557 // .. ==> 0XF80007A8[13:13] = 0x00000000U
7558 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7560 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU
,0x00000280U
),
7561 // .. TRI_ENABLE = 0
7562 // .. ==> 0XF80007AC[0:0] = 0x00000000U
7563 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7565 // .. ==> 0XF80007AC[1:1] = 0x00000000U
7566 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7568 // .. ==> 0XF80007AC[2:2] = 0x00000000U
7569 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7571 // .. ==> 0XF80007AC[4:3] = 0x00000000U
7572 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7574 // .. ==> 0XF80007AC[7:5] = 0x00000004U
7575 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7577 // .. ==> 0XF80007AC[8:8] = 0x00000000U
7578 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7580 // .. ==> 0XF80007AC[11:9] = 0x00000001U
7581 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7583 // .. ==> 0XF80007AC[12:12] = 0x00000000U
7584 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7585 // .. DisableRcvr = 0
7586 // .. ==> 0XF80007AC[13:13] = 0x00000000U
7587 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7589 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU
,0x00000280U
),
7590 // .. TRI_ENABLE = 0
7591 // .. ==> 0XF80007B0[0:0] = 0x00000000U
7592 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7594 // .. ==> 0XF80007B0[1:1] = 0x00000000U
7595 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7597 // .. ==> 0XF80007B0[2:2] = 0x00000000U
7598 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7600 // .. ==> 0XF80007B0[4:3] = 0x00000000U
7601 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7603 // .. ==> 0XF80007B0[7:5] = 0x00000004U
7604 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7606 // .. ==> 0XF80007B0[8:8] = 0x00000000U
7607 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7609 // .. ==> 0XF80007B0[11:9] = 0x00000001U
7610 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7612 // .. ==> 0XF80007B0[12:12] = 0x00000000U
7613 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7614 // .. DisableRcvr = 0
7615 // .. ==> 0XF80007B0[13:13] = 0x00000000U
7616 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7618 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU
,0x00000280U
),
7619 // .. TRI_ENABLE = 0
7620 // .. ==> 0XF80007B4[0:0] = 0x00000000U
7621 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7623 // .. ==> 0XF80007B4[1:1] = 0x00000000U
7624 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7626 // .. ==> 0XF80007B4[2:2] = 0x00000000U
7627 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7629 // .. ==> 0XF80007B4[4:3] = 0x00000000U
7630 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7632 // .. ==> 0XF80007B4[7:5] = 0x00000004U
7633 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7635 // .. ==> 0XF80007B4[8:8] = 0x00000000U
7636 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7638 // .. ==> 0XF80007B4[11:9] = 0x00000001U
7639 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7641 // .. ==> 0XF80007B4[12:12] = 0x00000000U
7642 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7643 // .. DisableRcvr = 0
7644 // .. ==> 0XF80007B4[13:13] = 0x00000000U
7645 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7647 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU
,0x00000280U
),
7648 // .. TRI_ENABLE = 1
7649 // .. ==> 0XF80007B8[0:0] = 0x00000001U
7650 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7652 // .. ==> 0XF80007B8[8:8] = 0x00000000U
7653 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7655 // .. ==> 0XF80007B8[11:9] = 0x00000001U
7656 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7658 // .. ==> 0XF80007B8[12:12] = 0x00000000U
7659 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7660 // .. DisableRcvr = 0
7661 // .. ==> 0XF80007B8[13:13] = 0x00000000U
7662 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7664 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U
,0x00000201U
),
7665 // .. TRI_ENABLE = 0
7666 // .. ==> 0XF80007BC[0:0] = 0x00000000U
7667 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7669 // .. ==> 0XF80007BC[1:1] = 0x00000000U
7670 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7672 // .. ==> 0XF80007BC[2:2] = 0x00000000U
7673 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7675 // .. ==> 0XF80007BC[4:3] = 0x00000000U
7676 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7678 // .. ==> 0XF80007BC[7:5] = 0x00000000U
7679 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7681 // .. ==> 0XF80007BC[8:8] = 0x00000000U
7682 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7684 // .. ==> 0XF80007BC[11:9] = 0x00000001U
7685 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7687 // .. ==> 0XF80007BC[12:12] = 0x00000000U
7688 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7689 // .. DisableRcvr = 0
7690 // .. ==> 0XF80007BC[13:13] = 0x00000000U
7691 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7693 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU
,0x00000200U
),
7694 // .. TRI_ENABLE = 0
7695 // .. ==> 0XF80007C0[0:0] = 0x00000000U
7696 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7698 // .. ==> 0XF80007C0[1:1] = 0x00000000U
7699 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7701 // .. ==> 0XF80007C0[2:2] = 0x00000000U
7702 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7704 // .. ==> 0XF80007C0[4:3] = 0x00000000U
7705 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7707 // .. ==> 0XF80007C0[7:5] = 0x00000007U
7708 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7710 // .. ==> 0XF80007C0[8:8] = 0x00000000U
7711 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7713 // .. ==> 0XF80007C0[11:9] = 0x00000001U
7714 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7716 // .. ==> 0XF80007C0[12:12] = 0x00000000U
7717 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7718 // .. DisableRcvr = 0
7719 // .. ==> 0XF80007C0[13:13] = 0x00000000U
7720 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7722 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU
,0x000002E0U
),
7723 // .. TRI_ENABLE = 1
7724 // .. ==> 0XF80007C4[0:0] = 0x00000001U
7725 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7727 // .. ==> 0XF80007C4[1:1] = 0x00000000U
7728 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7730 // .. ==> 0XF80007C4[2:2] = 0x00000000U
7731 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7733 // .. ==> 0XF80007C4[4:3] = 0x00000000U
7734 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7736 // .. ==> 0XF80007C4[7:5] = 0x00000007U
7737 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7739 // .. ==> 0XF80007C4[8:8] = 0x00000000U
7740 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7742 // .. ==> 0XF80007C4[11:9] = 0x00000001U
7743 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7745 // .. ==> 0XF80007C4[12:12] = 0x00000000U
7746 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7747 // .. DisableRcvr = 0
7748 // .. ==> 0XF80007C4[13:13] = 0x00000000U
7749 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7751 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU
,0x000002E1U
),
7752 // .. TRI_ENABLE = 1
7753 // .. ==> 0XF80007C8[0:0] = 0x00000001U
7754 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7756 // .. ==> 0XF80007C8[8:8] = 0x00000000U
7757 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7759 // .. ==> 0XF80007C8[11:9] = 0x00000001U
7760 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7762 // .. ==> 0XF80007C8[12:12] = 0x00000000U
7763 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7764 // .. DisableRcvr = 0
7765 // .. ==> 0XF80007C8[13:13] = 0x00000000U
7766 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7768 EMIT_MASKWRITE(0XF80007C8, 0x00003F01U
,0x00000201U
),
7769 // .. TRI_ENABLE = 0
7770 // .. ==> 0XF80007CC[0:0] = 0x00000000U
7771 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7773 // .. ==> 0XF80007CC[1:1] = 0x00000000U
7774 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7776 // .. ==> 0XF80007CC[2:2] = 0x00000000U
7777 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7779 // .. ==> 0XF80007CC[4:3] = 0x00000000U
7780 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7782 // .. ==> 0XF80007CC[7:5] = 0x00000000U
7783 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7785 // .. ==> 0XF80007CC[8:8] = 0x00000000U
7786 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7788 // .. ==> 0XF80007CC[11:9] = 0x00000001U
7789 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7791 // .. ==> 0XF80007CC[12:12] = 0x00000000U
7792 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7793 // .. DisableRcvr = 0
7794 // .. ==> 0XF80007CC[13:13] = 0x00000000U
7795 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7797 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU
,0x00000200U
),
7798 // .. TRI_ENABLE = 0
7799 // .. ==> 0XF80007D0[0:0] = 0x00000000U
7800 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7802 // .. ==> 0XF80007D0[1:1] = 0x00000000U
7803 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7805 // .. ==> 0XF80007D0[2:2] = 0x00000000U
7806 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7808 // .. ==> 0XF80007D0[4:3] = 0x00000000U
7809 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7811 // .. ==> 0XF80007D0[7:5] = 0x00000004U
7812 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7814 // .. ==> 0XF80007D0[8:8] = 0x00000000U
7815 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7817 // .. ==> 0XF80007D0[11:9] = 0x00000001U
7818 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7820 // .. ==> 0XF80007D0[12:12] = 0x00000000U
7821 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7822 // .. DisableRcvr = 0
7823 // .. ==> 0XF80007D0[13:13] = 0x00000000U
7824 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7826 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU
,0x00000280U
),
7827 // .. TRI_ENABLE = 0
7828 // .. ==> 0XF80007D4[0:0] = 0x00000000U
7829 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7831 // .. ==> 0XF80007D4[1:1] = 0x00000000U
7832 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7834 // .. ==> 0XF80007D4[2:2] = 0x00000000U
7835 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7837 // .. ==> 0XF80007D4[4:3] = 0x00000000U
7838 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7840 // .. ==> 0XF80007D4[7:5] = 0x00000004U
7841 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7843 // .. ==> 0XF80007D4[8:8] = 0x00000000U
7844 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7846 // .. ==> 0XF80007D4[11:9] = 0x00000001U
7847 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7849 // .. ==> 0XF80007D4[12:12] = 0x00000000U
7850 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7851 // .. DisableRcvr = 0
7852 // .. ==> 0XF80007D4[13:13] = 0x00000000U
7853 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7855 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU
,0x00000280U
),
7856 // .. SDIO0_WP_SEL = 50
7857 // .. ==> 0XF8000830[5:0] = 0x00000032U
7858 // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
7859 // .. SDIO0_CD_SEL = 46
7860 // .. ==> 0XF8000830[21:16] = 0x0000002EU
7861 // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
7863 EMIT_MASKWRITE(0XF8000830, 0x003F003FU
,0x002E0032U
),
7864 // .. FINISH: MIO PROGRAMMING
7865 // .. START: LOCK IT BACK
7866 // .. LOCK_KEY = 0X767B
7867 // .. ==> 0XF8000004[15:0] = 0x0000767BU
7868 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
7870 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
7871 // .. FINISH: LOCK IT BACK
7879 unsigned long ps7_peripherals_init_data_2_0
[] = {
7881 // .. START: SLCR SETTINGS
7882 // .. UNLOCK_KEY = 0XDF0D
7883 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7884 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
7886 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
7887 // .. FINISH: SLCR SETTINGS
7888 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7889 // .. IBUF_DISABLE_MODE = 0x1
7890 // .. ==> 0XF8000B48[7:7] = 0x00000001U
7891 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7892 // .. TERM_DISABLE_MODE = 0x1
7893 // .. ==> 0XF8000B48[8:8] = 0x00000001U
7894 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7896 EMIT_MASKWRITE(0XF8000B48, 0x00000180U
,0x00000180U
),
7897 // .. IBUF_DISABLE_MODE = 0x1
7898 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7899 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7900 // .. TERM_DISABLE_MODE = 0x1
7901 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
7902 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7904 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U
,0x00000180U
),
7905 // .. IBUF_DISABLE_MODE = 0x1
7906 // .. ==> 0XF8000B50[7:7] = 0x00000001U
7907 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7908 // .. TERM_DISABLE_MODE = 0x1
7909 // .. ==> 0XF8000B50[8:8] = 0x00000001U
7910 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7912 EMIT_MASKWRITE(0XF8000B50, 0x00000180U
,0x00000180U
),
7913 // .. IBUF_DISABLE_MODE = 0x1
7914 // .. ==> 0XF8000B54[7:7] = 0x00000001U
7915 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7916 // .. TERM_DISABLE_MODE = 0x1
7917 // .. ==> 0XF8000B54[8:8] = 0x00000001U
7918 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7920 EMIT_MASKWRITE(0XF8000B54, 0x00000180U
,0x00000180U
),
7921 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7922 // .. START: LOCK IT BACK
7923 // .. LOCK_KEY = 0X767B
7924 // .. ==> 0XF8000004[15:0] = 0x0000767BU
7925 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
7927 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
7928 // .. FINISH: LOCK IT BACK
7929 // .. START: SRAM/NOR SET OPMODE
7930 // .. FINISH: SRAM/NOR SET OPMODE
7931 // .. START: UART REGISTERS
7933 // .. ==> 0XE0001034[7:0] = 0x00000006U
7934 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
7936 EMIT_MASKWRITE(0XE0001034, 0x000000FFU
,0x00000006U
),
7938 // .. ==> 0XE0001018[15:0] = 0x0000003EU
7939 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
7941 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU
,0x0000003EU
),
7943 // .. ==> 0XE0001000[8:8] = 0x00000000U
7944 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7946 // .. ==> 0XE0001000[7:7] = 0x00000000U
7947 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
7949 // .. ==> 0XE0001000[6:6] = 0x00000000U
7950 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
7952 // .. ==> 0XE0001000[5:5] = 0x00000000U
7953 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
7955 // .. ==> 0XE0001000[4:4] = 0x00000001U
7956 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
7958 // .. ==> 0XE0001000[3:3] = 0x00000000U
7959 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
7961 // .. ==> 0XE0001000[2:2] = 0x00000001U
7962 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7964 // .. ==> 0XE0001000[1:1] = 0x00000001U
7965 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7967 // .. ==> 0XE0001000[0:0] = 0x00000001U
7968 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7970 EMIT_MASKWRITE(0XE0001000, 0x000001FFU
,0x00000017U
),
7972 // .. ==> 0XE0001004[11:11] = 0x00000000U
7973 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
7975 // .. ==> 0XE0001004[10:10] = 0x00000000U
7976 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
7978 // .. ==> 0XE0001004[9:8] = 0x00000000U
7979 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
7981 // .. ==> 0XE0001004[7:6] = 0x00000000U
7982 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
7984 // .. ==> 0XE0001004[5:3] = 0x00000004U
7985 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
7987 // .. ==> 0XE0001004[2:1] = 0x00000000U
7988 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
7990 // .. ==> 0XE0001004[0:0] = 0x00000000U
7991 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7993 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU
,0x00000020U
),
7994 // .. FINISH: UART REGISTERS
7995 // .. START: QSPI REGISTERS
7997 // .. ==> 0XE000D000[19:19] = 0x00000001U
7998 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
8000 EMIT_MASKWRITE(0XE000D000, 0x00080000U
,0x00080000U
),
8001 // .. FINISH: QSPI REGISTERS
8002 // .. START: PL POWER ON RESET REGISTERS
8003 // .. PCFG_POR_CNT_4K = 0
8004 // .. ==> 0XF8007000[29:29] = 0x00000000U
8005 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
8007 EMIT_MASKWRITE(0XF8007000, 0x20000000U
,0x00000000U
),
8008 // .. FINISH: PL POWER ON RESET REGISTERS
8009 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8010 // .. .. START: NAND SET CYCLE
8011 // .. .. FINISH: NAND SET CYCLE
8012 // .. .. START: OPMODE
8013 // .. .. FINISH: OPMODE
8014 // .. .. START: DIRECT COMMAND
8015 // .. .. FINISH: DIRECT COMMAND
8016 // .. .. START: SRAM/NOR CS0 SET CYCLE
8017 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8018 // .. .. START: DIRECT COMMAND
8019 // .. .. FINISH: DIRECT COMMAND
8020 // .. .. START: NOR CS0 BASE ADDRESS
8021 // .. .. FINISH: NOR CS0 BASE ADDRESS
8022 // .. .. START: SRAM/NOR CS1 SET CYCLE
8023 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8024 // .. .. START: DIRECT COMMAND
8025 // .. .. FINISH: DIRECT COMMAND
8026 // .. .. START: NOR CS1 BASE ADDRESS
8027 // .. .. FINISH: NOR CS1 BASE ADDRESS
8028 // .. .. START: USB RESET
8029 // .. .. .. START: USB0 RESET
8030 // .. .. .. .. START: DIR MODE BANK 0
8031 // .. .. .. .. DIRECTION_0 = 0x80
8032 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
8033 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
8035 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU
,0x00000080U
),
8036 // .. .. .. .. FINISH: DIR MODE BANK 0
8037 // .. .. .. .. START: DIR MODE BANK 1
8038 // .. .. .. .. FINISH: DIR MODE BANK 1
8039 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8040 // .. .. .. .. MASK_0_LSW = 0xff7f
8041 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8042 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8043 // .. .. .. .. DATA_0_LSW = 0x80
8044 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8045 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
8047 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
8048 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8049 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8050 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8051 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8052 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8053 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8054 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8055 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8056 // .. .. .. .. OP_ENABLE_0 = 0x80
8057 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
8058 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
8060 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU
,0x00000080U
),
8061 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8062 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8063 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8064 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8065 // .. .. .. .. MASK_0_LSW = 0xff7f
8066 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8067 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8068 // .. .. .. .. DATA_0_LSW = 0x0
8069 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8070 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
8072 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0000U
),
8073 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8074 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8075 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8076 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8077 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8078 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8079 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8080 // .. .. .. .. START: ADD 1 MS DELAY
8082 EMIT_MASKDELAY(0XF8F00200, 1),
8083 // .. .. .. .. FINISH: ADD 1 MS DELAY
8084 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8085 // .. .. .. .. MASK_0_LSW = 0xff7f
8086 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8087 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8088 // .. .. .. .. DATA_0_LSW = 0x80
8089 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8090 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
8092 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
8093 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8094 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8095 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8096 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8097 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8098 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8099 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8100 // .. .. .. FINISH: USB0 RESET
8101 // .. .. .. START: USB1 RESET
8102 // .. .. .. .. START: DIR MODE BANK 0
8103 // .. .. .. .. FINISH: DIR MODE BANK 0
8104 // .. .. .. .. START: DIR MODE BANK 1
8105 // .. .. .. .. FINISH: DIR MODE BANK 1
8106 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8107 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8108 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8109 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8110 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8111 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8112 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8113 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8114 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8115 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8116 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8117 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8118 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8119 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8120 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8121 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8122 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8123 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8124 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8125 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8126 // .. .. .. .. START: ADD 1 MS DELAY
8128 EMIT_MASKDELAY(0XF8F00200, 1),
8129 // .. .. .. .. FINISH: ADD 1 MS DELAY
8130 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8131 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8132 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8133 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8134 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8135 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8136 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8137 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8138 // .. .. .. FINISH: USB1 RESET
8139 // .. .. FINISH: USB RESET
8140 // .. .. START: ENET RESET
8141 // .. .. .. START: ENET0 RESET
8142 // .. .. .. .. START: DIR MODE BANK 0
8143 // .. .. .. .. FINISH: DIR MODE BANK 0
8144 // .. .. .. .. START: DIR MODE BANK 1
8145 // .. .. .. .. FINISH: DIR MODE BANK 1
8146 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8147 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8148 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8149 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8150 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8151 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8152 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8153 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8154 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8155 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8156 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8157 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8158 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8159 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8160 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8161 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8162 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8163 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8164 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8165 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8166 // .. .. .. .. START: ADD 1 MS DELAY
8168 EMIT_MASKDELAY(0XF8F00200, 1),
8169 // .. .. .. .. FINISH: ADD 1 MS DELAY
8170 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8171 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8172 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8173 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8174 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8175 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8176 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8177 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8178 // .. .. .. FINISH: ENET0 RESET
8179 // .. .. .. START: ENET1 RESET
8180 // .. .. .. .. START: DIR MODE BANK 0
8181 // .. .. .. .. FINISH: DIR MODE BANK 0
8182 // .. .. .. .. START: DIR MODE BANK 1
8183 // .. .. .. .. FINISH: DIR MODE BANK 1
8184 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8185 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8186 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8187 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8188 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8189 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8190 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8191 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8192 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8193 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8194 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8195 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8196 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8197 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8198 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8199 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8200 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8201 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8202 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8203 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8204 // .. .. .. .. START: ADD 1 MS DELAY
8206 EMIT_MASKDELAY(0XF8F00200, 1),
8207 // .. .. .. .. FINISH: ADD 1 MS DELAY
8208 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8209 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8210 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8211 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8212 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8213 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8214 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8215 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8216 // .. .. .. FINISH: ENET1 RESET
8217 // .. .. FINISH: ENET RESET
8218 // .. .. START: I2C RESET
8219 // .. .. .. START: I2C0 RESET
8220 // .. .. .. .. START: DIR MODE GPIO BANK0
8221 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8222 // .. .. .. .. START: DIR MODE GPIO BANK1
8223 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8224 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8225 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8226 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8227 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8228 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8229 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8230 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8231 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8232 // .. .. .. .. START: OUTPUT ENABLE
8233 // .. .. .. .. FINISH: OUTPUT ENABLE
8234 // .. .. .. .. START: OUTPUT ENABLE
8235 // .. .. .. .. FINISH: OUTPUT ENABLE
8236 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8237 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8238 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8239 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8240 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8241 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8242 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8243 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8244 // .. .. .. .. START: ADD 1 MS DELAY
8246 EMIT_MASKDELAY(0XF8F00200, 1),
8247 // .. .. .. .. FINISH: ADD 1 MS DELAY
8248 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8249 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8250 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8251 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8252 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8253 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8254 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8255 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8256 // .. .. .. FINISH: I2C0 RESET
8257 // .. .. .. START: I2C1 RESET
8258 // .. .. .. .. START: DIR MODE GPIO BANK0
8259 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8260 // .. .. .. .. START: DIR MODE GPIO BANK1
8261 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8262 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8263 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8264 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8265 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8266 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8267 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8268 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8269 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8270 // .. .. .. .. START: OUTPUT ENABLE
8271 // .. .. .. .. FINISH: OUTPUT ENABLE
8272 // .. .. .. .. START: OUTPUT ENABLE
8273 // .. .. .. .. FINISH: OUTPUT ENABLE
8274 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8275 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8276 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8277 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8278 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8279 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8280 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8281 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8282 // .. .. .. .. START: ADD 1 MS DELAY
8284 EMIT_MASKDELAY(0XF8F00200, 1),
8285 // .. .. .. .. FINISH: ADD 1 MS DELAY
8286 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8287 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8288 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8289 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8290 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8291 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8292 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8293 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8294 // .. .. .. FINISH: I2C1 RESET
8295 // .. .. FINISH: I2C RESET
8296 // .. .. START: NOR CHIP SELECT
8297 // .. .. .. START: DIR MODE BANK 0
8298 // .. .. .. FINISH: DIR MODE BANK 0
8299 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8300 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8301 // .. .. .. START: OUTPUT ENABLE BANK 0
8302 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8303 // .. .. FINISH: NOR CHIP SELECT
8304 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8312 unsigned long ps7_post_config_2_0
[] = {
8314 // .. START: SLCR SETTINGS
8315 // .. UNLOCK_KEY = 0XDF0D
8316 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8317 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8319 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
8320 // .. FINISH: SLCR SETTINGS
8321 // .. START: ENABLING LEVEL SHIFTER
8322 // .. USER_INP_ICT_EN_0 = 3
8323 // .. ==> 0XF8000900[1:0] = 0x00000003U
8324 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
8325 // .. USER_INP_ICT_EN_1 = 3
8326 // .. ==> 0XF8000900[3:2] = 0x00000003U
8327 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
8329 EMIT_MASKWRITE(0XF8000900, 0x0000000FU
,0x0000000FU
),
8330 // .. FINISH: ENABLING LEVEL SHIFTER
8331 // .. START: FPGA RESETS TO 0
8332 // .. reserved_3 = 0
8333 // .. ==> 0XF8000240[31:25] = 0x00000000U
8334 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
8335 // .. FPGA_ACP_RST = 0
8336 // .. ==> 0XF8000240[24:24] = 0x00000000U
8337 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
8338 // .. FPGA_AXDS3_RST = 0
8339 // .. ==> 0XF8000240[23:23] = 0x00000000U
8340 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
8341 // .. FPGA_AXDS2_RST = 0
8342 // .. ==> 0XF8000240[22:22] = 0x00000000U
8343 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
8344 // .. FPGA_AXDS1_RST = 0
8345 // .. ==> 0XF8000240[21:21] = 0x00000000U
8346 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
8347 // .. FPGA_AXDS0_RST = 0
8348 // .. ==> 0XF8000240[20:20] = 0x00000000U
8349 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
8350 // .. reserved_2 = 0
8351 // .. ==> 0XF8000240[19:18] = 0x00000000U
8352 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
8353 // .. FSSW1_FPGA_RST = 0
8354 // .. ==> 0XF8000240[17:17] = 0x00000000U
8355 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
8356 // .. FSSW0_FPGA_RST = 0
8357 // .. ==> 0XF8000240[16:16] = 0x00000000U
8358 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
8359 // .. reserved_1 = 0
8360 // .. ==> 0XF8000240[15:14] = 0x00000000U
8361 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
8362 // .. FPGA_FMSW1_RST = 0
8363 // .. ==> 0XF8000240[13:13] = 0x00000000U
8364 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
8365 // .. FPGA_FMSW0_RST = 0
8366 // .. ==> 0XF8000240[12:12] = 0x00000000U
8367 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
8368 // .. FPGA_DMA3_RST = 0
8369 // .. ==> 0XF8000240[11:11] = 0x00000000U
8370 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8371 // .. FPGA_DMA2_RST = 0
8372 // .. ==> 0XF8000240[10:10] = 0x00000000U
8373 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
8374 // .. FPGA_DMA1_RST = 0
8375 // .. ==> 0XF8000240[9:9] = 0x00000000U
8376 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
8377 // .. FPGA_DMA0_RST = 0
8378 // .. ==> 0XF8000240[8:8] = 0x00000000U
8379 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
8381 // .. ==> 0XF8000240[7:4] = 0x00000000U
8382 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
8383 // .. FPGA3_OUT_RST = 0
8384 // .. ==> 0XF8000240[3:3] = 0x00000000U
8385 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
8386 // .. FPGA2_OUT_RST = 0
8387 // .. ==> 0XF8000240[2:2] = 0x00000000U
8388 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
8389 // .. FPGA1_OUT_RST = 0
8390 // .. ==> 0XF8000240[1:1] = 0x00000000U
8391 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8392 // .. FPGA0_OUT_RST = 0
8393 // .. ==> 0XF8000240[0:0] = 0x00000000U
8394 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8396 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU
,0x00000000U
),
8397 // .. FINISH: FPGA RESETS TO 0
8398 // .. START: AFI REGISTERS
8399 // .. .. START: AFI0 REGISTERS
8400 // .. .. FINISH: AFI0 REGISTERS
8401 // .. .. START: AFI1 REGISTERS
8402 // .. .. FINISH: AFI1 REGISTERS
8403 // .. .. START: AFI2 REGISTERS
8404 // .. .. FINISH: AFI2 REGISTERS
8405 // .. .. START: AFI3 REGISTERS
8406 // .. .. FINISH: AFI3 REGISTERS
8407 // .. FINISH: AFI REGISTERS
8408 // .. START: LOCK IT BACK
8409 // .. LOCK_KEY = 0X767B
8410 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8411 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8413 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
8414 // .. FINISH: LOCK IT BACK
8422 unsigned long ps7_debug_2_0
[] = {
8424 // .. START: CROSS TRIGGER CONFIGURATIONS
8425 // .. .. START: UNLOCKING CTI REGISTERS
8426 // .. .. KEY = 0XC5ACCE55
8427 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
8428 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
8430 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
8431 // .. .. KEY = 0XC5ACCE55
8432 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
8433 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
8435 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
8436 // .. .. KEY = 0XC5ACCE55
8437 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
8438 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
8440 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
8441 // .. .. FINISH: UNLOCKING CTI REGISTERS
8442 // .. .. START: ENABLING CTI MODULES AND CHANNELS
8443 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
8444 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8445 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8446 // .. FINISH: CROSS TRIGGER CONFIGURATIONS
8454 unsigned long ps7_pll_init_data_1_0
[] = {
8456 // .. START: SLCR SETTINGS
8457 // .. UNLOCK_KEY = 0XDF0D
8458 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8459 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8461 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
8462 // .. FINISH: SLCR SETTINGS
8463 // .. START: PLL SLCR REGISTERS
8464 // .. .. START: ARM PLL INIT
8465 // .. .. PLL_RES = 0x2
8466 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8467 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8468 // .. .. PLL_CP = 0x2
8469 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8470 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8471 // .. .. LOCK_CNT = 0xfa
8472 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8473 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
8475 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U
,0x000FA220U
),
8476 // .. .. .. START: UPDATE FB_DIV
8477 // .. .. .. PLL_FDIV = 0x28
8478 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8479 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
8481 EMIT_MASKWRITE(0XF8000100, 0x0007F000U
,0x00028000U
),
8482 // .. .. .. FINISH: UPDATE FB_DIV
8483 // .. .. .. START: BY PASS PLL
8484 // .. .. .. PLL_BYPASS_FORCE = 1
8485 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8486 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8488 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000010U
),
8489 // .. .. .. FINISH: BY PASS PLL
8490 // .. .. .. START: ASSERT RESET
8491 // .. .. .. PLL_RESET = 1
8492 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8493 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8495 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000001U
),
8496 // .. .. .. FINISH: ASSERT RESET
8497 // .. .. .. START: DEASSERT RESET
8498 // .. .. .. PLL_RESET = 0
8499 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8500 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8502 EMIT_MASKWRITE(0XF8000100, 0x00000001U
,0x00000000U
),
8503 // .. .. .. FINISH: DEASSERT RESET
8504 // .. .. .. START: CHECK PLL STATUS
8505 // .. .. .. ARM_PLL_LOCK = 1
8506 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8507 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8509 EMIT_MASKPOLL(0XF800010C, 0x00000001U
),
8510 // .. .. .. FINISH: CHECK PLL STATUS
8511 // .. .. .. START: REMOVE PLL BY PASS
8512 // .. .. .. PLL_BYPASS_FORCE = 0
8513 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8514 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8516 EMIT_MASKWRITE(0XF8000100, 0x00000010U
,0x00000000U
),
8517 // .. .. .. FINISH: REMOVE PLL BY PASS
8518 // .. .. .. SRCSEL = 0x0
8519 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8520 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
8521 // .. .. .. DIVISOR = 0x2
8522 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8523 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
8524 // .. .. .. CPU_6OR4XCLKACT = 0x1
8525 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8526 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
8527 // .. .. .. CPU_3OR2XCLKACT = 0x1
8528 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8529 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
8530 // .. .. .. CPU_2XCLKACT = 0x1
8531 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8532 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
8533 // .. .. .. CPU_1XCLKACT = 0x1
8534 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8535 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
8536 // .. .. .. CPU_PERI_CLKACT = 0x1
8537 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8538 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
8540 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U
,0x1F000200U
),
8541 // .. .. FINISH: ARM PLL INIT
8542 // .. .. START: DDR PLL INIT
8543 // .. .. PLL_RES = 0x2
8544 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8545 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8546 // .. .. PLL_CP = 0x2
8547 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8548 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8549 // .. .. LOCK_CNT = 0x12c
8550 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8551 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
8553 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U
,0x0012C220U
),
8554 // .. .. .. START: UPDATE FB_DIV
8555 // .. .. .. PLL_FDIV = 0x20
8556 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8557 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
8559 EMIT_MASKWRITE(0XF8000104, 0x0007F000U
,0x00020000U
),
8560 // .. .. .. FINISH: UPDATE FB_DIV
8561 // .. .. .. START: BY PASS PLL
8562 // .. .. .. PLL_BYPASS_FORCE = 1
8563 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8564 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8566 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000010U
),
8567 // .. .. .. FINISH: BY PASS PLL
8568 // .. .. .. START: ASSERT RESET
8569 // .. .. .. PLL_RESET = 1
8570 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8571 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8573 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000001U
),
8574 // .. .. .. FINISH: ASSERT RESET
8575 // .. .. .. START: DEASSERT RESET
8576 // .. .. .. PLL_RESET = 0
8577 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8578 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8580 EMIT_MASKWRITE(0XF8000104, 0x00000001U
,0x00000000U
),
8581 // .. .. .. FINISH: DEASSERT RESET
8582 // .. .. .. START: CHECK PLL STATUS
8583 // .. .. .. DDR_PLL_LOCK = 1
8584 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8585 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8587 EMIT_MASKPOLL(0XF800010C, 0x00000002U
),
8588 // .. .. .. FINISH: CHECK PLL STATUS
8589 // .. .. .. START: REMOVE PLL BY PASS
8590 // .. .. .. PLL_BYPASS_FORCE = 0
8591 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8592 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8594 EMIT_MASKWRITE(0XF8000104, 0x00000010U
,0x00000000U
),
8595 // .. .. .. FINISH: REMOVE PLL BY PASS
8596 // .. .. .. DDR_3XCLKACT = 0x1
8597 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8598 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8599 // .. .. .. DDR_2XCLKACT = 0x1
8600 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8601 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8602 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8603 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8604 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
8605 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8606 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8607 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
8609 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U
,0x0C200003U
),
8610 // .. .. FINISH: DDR PLL INIT
8611 // .. .. START: IO PLL INIT
8612 // .. .. PLL_RES = 0xc
8613 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8614 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
8615 // .. .. PLL_CP = 0x2
8616 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8617 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8618 // .. .. LOCK_CNT = 0x145
8619 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8620 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
8622 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U
,0x001452C0U
),
8623 // .. .. .. START: UPDATE FB_DIV
8624 // .. .. .. PLL_FDIV = 0x1e
8625 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8626 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
8628 EMIT_MASKWRITE(0XF8000108, 0x0007F000U
,0x0001E000U
),
8629 // .. .. .. FINISH: UPDATE FB_DIV
8630 // .. .. .. START: BY PASS PLL
8631 // .. .. .. PLL_BYPASS_FORCE = 1
8632 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8633 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8635 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000010U
),
8636 // .. .. .. FINISH: BY PASS PLL
8637 // .. .. .. START: ASSERT RESET
8638 // .. .. .. PLL_RESET = 1
8639 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8640 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8642 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000001U
),
8643 // .. .. .. FINISH: ASSERT RESET
8644 // .. .. .. START: DEASSERT RESET
8645 // .. .. .. PLL_RESET = 0
8646 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8647 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8649 EMIT_MASKWRITE(0XF8000108, 0x00000001U
,0x00000000U
),
8650 // .. .. .. FINISH: DEASSERT RESET
8651 // .. .. .. START: CHECK PLL STATUS
8652 // .. .. .. IO_PLL_LOCK = 1
8653 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8654 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
8656 EMIT_MASKPOLL(0XF800010C, 0x00000004U
),
8657 // .. .. .. FINISH: CHECK PLL STATUS
8658 // .. .. .. START: REMOVE PLL BY PASS
8659 // .. .. .. PLL_BYPASS_FORCE = 0
8660 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8661 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8663 EMIT_MASKWRITE(0XF8000108, 0x00000010U
,0x00000000U
),
8664 // .. .. .. FINISH: REMOVE PLL BY PASS
8665 // .. .. FINISH: IO PLL INIT
8666 // .. FINISH: PLL SLCR REGISTERS
8667 // .. START: LOCK IT BACK
8668 // .. LOCK_KEY = 0X767B
8669 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8670 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8672 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
8673 // .. FINISH: LOCK IT BACK
8681 unsigned long ps7_clock_init_data_1_0
[] = {
8683 // .. START: SLCR SETTINGS
8684 // .. UNLOCK_KEY = 0XDF0D
8685 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8686 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8688 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
8689 // .. FINISH: SLCR SETTINGS
8690 // .. START: CLOCK CONTROL SLCR REGISTERS
8692 // .. ==> 0XF8000128[0:0] = 0x00000001U
8693 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8694 // .. DIVISOR0 = 0x23
8695 // .. ==> 0XF8000128[13:8] = 0x00000023U
8696 // .. ==> MASK : 0x00003F00U VAL : 0x00002300U
8697 // .. DIVISOR1 = 0x3
8698 // .. ==> 0XF8000128[25:20] = 0x00000003U
8699 // .. ==> MASK : 0x03F00000U VAL : 0x00300000U
8701 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U
,0x00302301U
),
8703 // .. ==> 0XF8000138[0:0] = 0x00000001U
8704 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8706 // .. ==> 0XF8000138[4:4] = 0x00000000U
8707 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
8709 EMIT_MASKWRITE(0XF8000138, 0x00000011U
,0x00000001U
),
8711 // .. ==> 0XF8000140[0:0] = 0x00000001U
8712 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8714 // .. ==> 0XF8000140[6:4] = 0x00000000U
8715 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
8717 // .. ==> 0XF8000140[13:8] = 0x00000008U
8718 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
8719 // .. DIVISOR1 = 0x1
8720 // .. ==> 0XF8000140[25:20] = 0x00000001U
8721 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8723 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U
,0x00100801U
),
8725 // .. ==> 0XF800014C[0:0] = 0x00000001U
8726 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8728 // .. ==> 0XF800014C[5:4] = 0x00000000U
8729 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8731 // .. ==> 0XF800014C[13:8] = 0x00000005U
8732 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8734 EMIT_MASKWRITE(0XF800014C, 0x00003F31U
,0x00000501U
),
8736 // .. ==> 0XF8000150[0:0] = 0x00000001U
8737 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8739 // .. ==> 0XF8000150[1:1] = 0x00000000U
8740 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8742 // .. ==> 0XF8000150[5:4] = 0x00000000U
8743 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8744 // .. DIVISOR = 0x14
8745 // .. ==> 0XF8000150[13:8] = 0x00000014U
8746 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8748 EMIT_MASKWRITE(0XF8000150, 0x00003F33U
,0x00001401U
),
8750 // .. ==> 0XF8000154[0:0] = 0x00000000U
8751 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8753 // .. ==> 0XF8000154[1:1] = 0x00000001U
8754 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
8756 // .. ==> 0XF8000154[5:4] = 0x00000000U
8757 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8758 // .. DIVISOR = 0x14
8759 // .. ==> 0XF8000154[13:8] = 0x00000014U
8760 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8762 EMIT_MASKWRITE(0XF8000154, 0x00003F33U
,0x00001402U
),
8764 // .. ==> 0XF8000168[0:0] = 0x00000001U
8765 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8767 // .. ==> 0XF8000168[5:4] = 0x00000000U
8768 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8770 // .. ==> 0XF8000168[13:8] = 0x00000005U
8771 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8773 EMIT_MASKWRITE(0XF8000168, 0x00003F31U
,0x00000501U
),
8775 // .. ==> 0XF8000170[5:4] = 0x00000000U
8776 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8777 // .. DIVISOR0 = 0xa
8778 // .. ==> 0XF8000170[13:8] = 0x0000000AU
8779 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
8780 // .. DIVISOR1 = 0x1
8781 // .. ==> 0XF8000170[25:20] = 0x00000001U
8782 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8784 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U
,0x00100A00U
),
8786 // .. ==> 0XF8000180[5:4] = 0x00000000U
8787 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8788 // .. DIVISOR0 = 0xa
8789 // .. ==> 0XF8000180[13:8] = 0x0000000AU
8790 // .. ==> MASK : 0x00003F00U VAL : 0x00000A00U
8791 // .. DIVISOR1 = 0x1
8792 // .. ==> 0XF8000180[25:20] = 0x00000001U
8793 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8795 EMIT_MASKWRITE(0XF8000180, 0x03F03F30U
,0x00100A00U
),
8797 // .. ==> 0XF8000190[5:4] = 0x00000000U
8798 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8799 // .. DIVISOR0 = 0x1e
8800 // .. ==> 0XF8000190[13:8] = 0x0000001EU
8801 // .. ==> MASK : 0x00003F00U VAL : 0x00001E00U
8802 // .. DIVISOR1 = 0x1
8803 // .. ==> 0XF8000190[25:20] = 0x00000001U
8804 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8806 EMIT_MASKWRITE(0XF8000190, 0x03F03F30U
,0x00101E00U
),
8808 // .. ==> 0XF80001A0[5:4] = 0x00000000U
8809 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8810 // .. DIVISOR0 = 0x14
8811 // .. ==> 0XF80001A0[13:8] = 0x00000014U
8812 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8813 // .. DIVISOR1 = 0x1
8814 // .. ==> 0XF80001A0[25:20] = 0x00000001U
8815 // .. ==> MASK : 0x03F00000U VAL : 0x00100000U
8817 EMIT_MASKWRITE(0XF80001A0, 0x03F03F30U
,0x00101400U
),
8818 // .. CLK_621_TRUE = 0x1
8819 // .. ==> 0XF80001C4[0:0] = 0x00000001U
8820 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8822 EMIT_MASKWRITE(0XF80001C4, 0x00000001U
,0x00000001U
),
8823 // .. DMA_CPU_2XCLKACT = 0x1
8824 // .. ==> 0XF800012C[0:0] = 0x00000001U
8825 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8826 // .. USB0_CPU_1XCLKACT = 0x1
8827 // .. ==> 0XF800012C[2:2] = 0x00000001U
8828 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
8829 // .. USB1_CPU_1XCLKACT = 0x1
8830 // .. ==> 0XF800012C[3:3] = 0x00000001U
8831 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
8832 // .. GEM0_CPU_1XCLKACT = 0x1
8833 // .. ==> 0XF800012C[6:6] = 0x00000001U
8834 // .. ==> MASK : 0x00000040U VAL : 0x00000040U
8835 // .. GEM1_CPU_1XCLKACT = 0x0
8836 // .. ==> 0XF800012C[7:7] = 0x00000000U
8837 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
8838 // .. SDI0_CPU_1XCLKACT = 0x1
8839 // .. ==> 0XF800012C[10:10] = 0x00000001U
8840 // .. ==> MASK : 0x00000400U VAL : 0x00000400U
8841 // .. SDI1_CPU_1XCLKACT = 0x0
8842 // .. ==> 0XF800012C[11:11] = 0x00000000U
8843 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8844 // .. SPI0_CPU_1XCLKACT = 0x0
8845 // .. ==> 0XF800012C[14:14] = 0x00000000U
8846 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
8847 // .. SPI1_CPU_1XCLKACT = 0x0
8848 // .. ==> 0XF800012C[15:15] = 0x00000000U
8849 // .. ==> MASK : 0x00008000U VAL : 0x00000000U
8850 // .. CAN0_CPU_1XCLKACT = 0x0
8851 // .. ==> 0XF800012C[16:16] = 0x00000000U
8852 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
8853 // .. CAN1_CPU_1XCLKACT = 0x0
8854 // .. ==> 0XF800012C[17:17] = 0x00000000U
8855 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
8856 // .. I2C0_CPU_1XCLKACT = 0x1
8857 // .. ==> 0XF800012C[18:18] = 0x00000001U
8858 // .. ==> MASK : 0x00040000U VAL : 0x00040000U
8859 // .. I2C1_CPU_1XCLKACT = 0x1
8860 // .. ==> 0XF800012C[19:19] = 0x00000001U
8861 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
8862 // .. UART0_CPU_1XCLKACT = 0x0
8863 // .. ==> 0XF800012C[20:20] = 0x00000000U
8864 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
8865 // .. UART1_CPU_1XCLKACT = 0x1
8866 // .. ==> 0XF800012C[21:21] = 0x00000001U
8867 // .. ==> MASK : 0x00200000U VAL : 0x00200000U
8868 // .. GPIO_CPU_1XCLKACT = 0x1
8869 // .. ==> 0XF800012C[22:22] = 0x00000001U
8870 // .. ==> MASK : 0x00400000U VAL : 0x00400000U
8871 // .. LQSPI_CPU_1XCLKACT = 0x1
8872 // .. ==> 0XF800012C[23:23] = 0x00000001U
8873 // .. ==> MASK : 0x00800000U VAL : 0x00800000U
8874 // .. SMC_CPU_1XCLKACT = 0x1
8875 // .. ==> 0XF800012C[24:24] = 0x00000001U
8876 // .. ==> MASK : 0x01000000U VAL : 0x01000000U
8878 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU
,0x01EC044DU
),
8879 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
8880 // .. START: THIS SHOULD BE BLANK
8881 // .. FINISH: THIS SHOULD BE BLANK
8882 // .. START: LOCK IT BACK
8883 // .. LOCK_KEY = 0X767B
8884 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8885 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8887 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
8888 // .. FINISH: LOCK IT BACK
8896 unsigned long ps7_ddr_init_data_1_0
[] = {
8898 // .. START: DDR INITIALIZATION
8899 // .. .. START: LOCK DDR
8900 // .. .. reg_ddrc_soft_rstb = 0
8901 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
8902 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8903 // .. .. reg_ddrc_powerdown_en = 0x0
8904 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
8905 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
8906 // .. .. reg_ddrc_data_bus_width = 0x0
8907 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
8908 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
8909 // .. .. reg_ddrc_burst8_refresh = 0x0
8910 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
8911 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
8912 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
8913 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
8914 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
8915 // .. .. reg_ddrc_dis_rd_bypass = 0x0
8916 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
8917 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
8918 // .. .. reg_ddrc_dis_act_bypass = 0x0
8919 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
8920 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
8921 // .. .. reg_ddrc_dis_auto_refresh = 0x0
8922 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
8923 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
8925 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000080U
),
8926 // .. .. FINISH: LOCK DDR
8927 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
8928 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
8929 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
8930 // .. .. reg_ddrc_active_ranks = 0x1
8931 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
8932 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
8933 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
8934 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
8935 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
8936 // .. .. reg_ddrc_wr_odt_block = 0x1
8937 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
8938 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
8939 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
8940 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
8941 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
8942 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
8943 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
8944 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
8945 // .. .. reg_ddrc_addrmap_open_bank = 0x0
8946 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
8947 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
8948 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
8949 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
8950 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
8952 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU
,0x00081081U
),
8953 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
8954 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
8955 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
8956 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
8957 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
8958 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
8959 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
8960 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
8961 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
8963 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU
,0x03C0780FU
),
8964 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
8965 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
8966 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
8967 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
8968 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
8969 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
8970 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
8971 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
8972 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
8974 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU
,0x02001001U
),
8975 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
8976 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
8977 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
8978 // .. .. reg_ddrc_w_xact_run_length = 0x8
8979 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
8980 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
8981 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
8982 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
8983 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
8985 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU
,0x00014001U
),
8986 // .. .. reg_ddrc_t_rc = 0x1a
8987 // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
8988 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001AU
8989 // .. .. reg_ddrc_t_rfc_min = 0xa0
8990 // .. .. ==> 0XF8006014[13:6] = 0x000000A0U
8991 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00002800U
8992 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
8993 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
8994 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
8996 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU
,0x0004281AU
),
8997 // .. .. reg_ddrc_wr2pre = 0x12
8998 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
8999 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
9000 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9001 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9002 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
9003 // .. .. reg_ddrc_t_faw = 0x16
9004 // .. .. ==> 0XF8006018[15:10] = 0x00000016U
9005 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00005800U
9006 // .. .. reg_ddrc_t_ras_max = 0x24
9007 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9008 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
9009 // .. .. reg_ddrc_t_ras_min = 0x13
9010 // .. .. ==> 0XF8006018[26:22] = 0x00000013U
9011 // .. .. ==> MASK : 0x07C00000U VAL : 0x04C00000U
9012 // .. .. reg_ddrc_t_cke = 0x4
9013 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9014 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
9016 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU
,0x44E458D2U
),
9017 // .. .. reg_ddrc_write_latency = 0x5
9018 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9019 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
9020 // .. .. reg_ddrc_rd2wr = 0x7
9021 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9022 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
9023 // .. .. reg_ddrc_wr2rd = 0xe
9024 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9025 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
9026 // .. .. reg_ddrc_t_xp = 0x4
9027 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9028 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
9029 // .. .. reg_ddrc_pad_pd = 0x0
9030 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9031 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
9032 // .. .. reg_ddrc_rd2pre = 0x4
9033 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9034 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
9035 // .. .. reg_ddrc_t_rcd = 0x7
9036 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9037 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
9039 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU
,0x720238E5U
),
9040 // .. .. reg_ddrc_t_ccd = 0x4
9041 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9042 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
9043 // .. .. reg_ddrc_t_rrd = 0x6
9044 // .. .. ==> 0XF8006020[7:5] = 0x00000006U
9045 // .. .. ==> MASK : 0x000000E0U VAL : 0x000000C0U
9046 // .. .. reg_ddrc_refresh_margin = 0x2
9047 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9048 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
9049 // .. .. reg_ddrc_t_rp = 0x7
9050 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9051 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
9052 // .. .. reg_ddrc_refresh_to_x32 = 0x8
9053 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9054 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
9055 // .. .. reg_ddrc_sdram = 0x1
9056 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9057 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
9058 // .. .. reg_ddrc_mobile = 0x0
9059 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9060 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
9061 // .. .. reg_ddrc_clock_stop_en = 0x0
9062 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9063 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
9064 // .. .. reg_ddrc_read_latency = 0x7
9065 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9066 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
9067 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9068 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9069 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
9070 // .. .. reg_ddrc_dis_pad_pd = 0x0
9071 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9072 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
9073 // .. .. reg_ddrc_loopback = 0x0
9074 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9075 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
9077 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU
,0x272872D0U
),
9078 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9079 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9080 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9081 // .. .. reg_ddrc_prefer_write = 0x0
9082 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9083 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9084 // .. .. reg_ddrc_max_rank_rd = 0xf
9085 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9086 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
9087 // .. .. reg_ddrc_mr_wr = 0x0
9088 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9089 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
9090 // .. .. reg_ddrc_mr_addr = 0x0
9091 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9092 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
9093 // .. .. reg_ddrc_mr_data = 0x0
9094 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9095 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
9096 // .. .. ddrc_reg_mr_wr_busy = 0x0
9097 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9098 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
9099 // .. .. reg_ddrc_mr_type = 0x0
9100 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9101 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
9102 // .. .. reg_ddrc_mr_rdata_valid = 0x0
9103 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9104 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
9106 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU
,0x0000003CU
),
9107 // .. .. reg_ddrc_final_wait_x32 = 0x7
9108 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9109 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
9110 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9111 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9112 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
9113 // .. .. reg_ddrc_t_mrd = 0x4
9114 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9115 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
9117 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU
,0x00002007U
),
9118 // .. .. reg_ddrc_emr2 = 0x8
9119 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9120 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
9121 // .. .. reg_ddrc_emr3 = 0x0
9122 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9123 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
9125 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU
,0x00000008U
),
9126 // .. .. reg_ddrc_mr = 0x930
9127 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9128 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
9129 // .. .. reg_ddrc_emr = 0x4
9130 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9131 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
9133 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU
,0x00040930U
),
9134 // .. .. reg_ddrc_burst_rdwr = 0x4
9135 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9136 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
9137 // .. .. reg_ddrc_pre_cke_x1024 = 0x105
9138 // .. .. ==> 0XF8006034[13:4] = 0x00000105U
9139 // .. .. ==> MASK : 0x00003FF0U VAL : 0x00001050U
9140 // .. .. reg_ddrc_post_cke_x1024 = 0x1
9141 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9142 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
9143 // .. .. reg_ddrc_burstchop = 0x0
9144 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9145 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
9147 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU
,0x00011054U
),
9148 // .. .. reg_ddrc_force_low_pri_n = 0x0
9149 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9150 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9151 // .. .. reg_ddrc_dis_dq = 0x0
9152 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9153 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9154 // .. .. reg_phy_debug_mode = 0x0
9155 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9156 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
9157 // .. .. reg_phy_wr_level_start = 0x0
9158 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9159 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9160 // .. .. reg_phy_rd_level_start = 0x0
9161 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9162 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9163 // .. .. reg_phy_dq0_wait_t = 0x0
9164 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9165 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
9167 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U
,0x00000000U
),
9168 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9169 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9170 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
9171 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9172 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9173 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
9174 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9175 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9176 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
9177 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9178 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9179 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
9180 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9181 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9182 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
9184 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU
,0x00000777U
),
9185 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9186 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9187 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9188 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9189 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9190 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9191 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9192 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9193 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9194 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9195 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9196 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
9197 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9198 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9199 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
9200 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9201 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9202 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
9203 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9204 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9205 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9206 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9207 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9208 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
9210 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU
,0xFFF00000U
),
9211 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9212 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9213 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
9214 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9215 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9216 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
9217 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9218 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9219 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
9220 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9221 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9222 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
9223 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9224 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9225 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
9226 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9227 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9228 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
9229 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9230 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9231 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9233 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU
,0x0F666666U
),
9234 // .. .. reg_ddrc_rank0_rd_odt = 0x0
9235 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9236 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9237 // .. .. reg_ddrc_rank0_wr_odt = 0x1
9238 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9239 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
9240 // .. .. reg_ddrc_rank1_rd_odt = 0x1
9241 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9242 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
9243 // .. .. reg_ddrc_rank1_wr_odt = 0x1
9244 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9245 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
9246 // .. .. reg_phy_rd_local_odt = 0x0
9247 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9248 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
9249 // .. .. reg_phy_wr_local_odt = 0x3
9250 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9251 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
9252 // .. .. reg_phy_idle_local_odt = 0x3
9253 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9254 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
9255 // .. .. reg_ddrc_rank2_rd_odt = 0x0
9256 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9257 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
9258 // .. .. reg_ddrc_rank2_wr_odt = 0x0
9259 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9260 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
9261 // .. .. reg_ddrc_rank3_rd_odt = 0x0
9262 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9263 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
9264 // .. .. reg_ddrc_rank3_wr_odt = 0x0
9265 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9266 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
9268 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU
,0x0003C248U
),
9269 // .. .. reg_phy_rd_cmd_to_data = 0x0
9270 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9271 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9272 // .. .. reg_phy_wr_cmd_to_data = 0x0
9273 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9274 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9275 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9276 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9277 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
9278 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9279 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9280 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9281 // .. .. reg_phy_use_fixed_re = 0x1
9282 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9283 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
9284 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9285 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9286 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9287 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9288 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9289 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9290 // .. .. reg_phy_clk_stall_level = 0x0
9291 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9292 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9293 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9294 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9295 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
9296 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9297 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9298 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
9300 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU
,0x77010800U
),
9301 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9302 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9303 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
9304 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9305 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9306 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
9307 // .. .. reg_ddrc_dis_dll_calib = 0x0
9308 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9309 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9311 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU
,0x00000101U
),
9312 // .. .. reg_ddrc_rd_odt_delay = 0x3
9313 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9314 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
9315 // .. .. reg_ddrc_wr_odt_delay = 0x0
9316 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9317 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9318 // .. .. reg_ddrc_rd_odt_hold = 0x0
9319 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9320 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9321 // .. .. reg_ddrc_wr_odt_hold = 0x5
9322 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9323 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
9325 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU
,0x00005003U
),
9326 // .. .. reg_ddrc_pageclose = 0x0
9327 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9328 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9329 // .. .. reg_ddrc_lpr_num_entries = 0x1f
9330 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9331 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
9332 // .. .. reg_ddrc_auto_pre_en = 0x0
9333 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9334 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9335 // .. .. reg_ddrc_refresh_update_level = 0x0
9336 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9337 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9338 // .. .. reg_ddrc_dis_wc = 0x0
9339 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9340 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
9341 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9342 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9343 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9344 // .. .. reg_ddrc_selfref_en = 0x0
9345 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9346 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
9348 EMIT_MASKWRITE(0XF8006060, 0x000017FFU
,0x0000003EU
),
9349 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9350 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9351 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
9352 // .. .. reg_arb_go2critical_en = 0x1
9353 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9354 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
9356 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U
,0x00020000U
),
9357 // .. .. reg_ddrc_wrlvl_ww = 0x41
9358 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9359 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
9360 // .. .. reg_ddrc_rdlvl_rr = 0x41
9361 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9362 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
9363 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9364 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9365 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
9367 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU
,0x00284141U
),
9368 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9369 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9370 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
9371 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9372 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9373 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
9375 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU
,0x00001610U
),
9376 // .. .. refresh_timer0_start_value_x32 = 0x0
9377 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9378 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
9379 // .. .. refresh_timer1_start_value_x32 = 0x8
9380 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9381 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
9383 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU
,0x00008000U
),
9384 // .. .. reg_ddrc_dis_auto_zq = 0x0
9385 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9386 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9387 // .. .. reg_ddrc_ddr3 = 0x1
9388 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9389 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
9390 // .. .. reg_ddrc_t_mod = 0x200
9391 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9392 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
9393 // .. .. reg_ddrc_t_zq_long_nop = 0x200
9394 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9395 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
9396 // .. .. reg_ddrc_t_zq_short_nop = 0x40
9397 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9398 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
9400 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU
,0x10200802U
),
9401 // .. .. t_zq_short_interval_x1024 = 0xcb73
9402 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9403 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
9404 // .. .. dram_rstn_x1024 = 0x69
9405 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9406 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
9408 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU
,0x0690CB73U
),
9409 // .. .. deeppowerdown_en = 0x0
9410 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9411 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9412 // .. .. deeppowerdown_to_x1024 = 0xff
9413 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9414 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
9416 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU
,0x000001FEU
),
9417 // .. .. dfi_wrlvl_max_x1024 = 0xfff
9418 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9419 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
9420 // .. .. dfi_rdlvl_max_x1024 = 0xfff
9421 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9422 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
9423 // .. .. ddrc_reg_twrlvl_max_error = 0x0
9424 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9425 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
9426 // .. .. ddrc_reg_trdlvl_max_error = 0x0
9427 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9428 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
9429 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9430 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9431 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
9432 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9433 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9434 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
9435 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9436 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9437 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
9439 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU
,0x1CFFFFFFU
),
9440 // .. .. reg_ddrc_2t_delay = 0x0
9441 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9442 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
9443 // .. .. reg_ddrc_skip_ocd = 0x1
9444 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9445 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
9446 // .. .. reg_ddrc_dis_pre_bypass = 0x0
9447 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9448 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9450 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU
,0x00000200U
),
9451 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9452 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9453 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
9454 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9455 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9456 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
9457 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9458 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9459 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
9461 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU
,0x00200066U
),
9462 // .. .. START: RESET ECC ERROR
9463 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 1
9464 // .. .. ==> 0XF80060C4[0:0] = 0x00000001U
9465 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9466 // .. .. Clear_Correctable_DRAM_ECC_error = 1
9467 // .. .. ==> 0XF80060C4[1:1] = 0x00000001U
9468 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
9470 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000003U
),
9471 // .. .. FINISH: RESET ECC ERROR
9472 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9473 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9474 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9475 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9476 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9477 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9479 EMIT_MASKWRITE(0XF80060C4, 0x00000003U
,0x00000000U
),
9480 // .. .. CORR_ECC_LOG_VALID = 0x0
9481 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9482 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9483 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9484 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9485 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
9487 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU
,0x00000000U
),
9488 // .. .. UNCORR_ECC_LOG_VALID = 0x0
9489 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9490 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9492 EMIT_MASKWRITE(0XF80060DC, 0x00000001U
,0x00000000U
),
9493 // .. .. STAT_NUM_CORR_ERR = 0x0
9494 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9495 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
9496 // .. .. STAT_NUM_UNCORR_ERR = 0x0
9497 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9498 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
9500 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU
,0x00000000U
),
9501 // .. .. reg_ddrc_ecc_mode = 0x0
9502 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9503 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9504 // .. .. reg_ddrc_dis_scrub = 0x1
9505 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9506 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
9508 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU
,0x00000008U
),
9509 // .. .. reg_phy_dif_on = 0x0
9510 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9511 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9512 // .. .. reg_phy_dif_off = 0x0
9513 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9514 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9516 EMIT_MASKWRITE(0XF8006114, 0x000000FFU
,0x00000000U
),
9517 // .. .. reg_phy_data_slice_in_use = 0x1
9518 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9519 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9520 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9521 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9522 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9523 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9524 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9525 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9526 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9527 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9528 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9529 // .. .. reg_phy_board_lpbk_tx = 0x0
9530 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9531 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9532 // .. .. reg_phy_board_lpbk_rx = 0x0
9533 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9534 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9535 // .. .. reg_phy_bist_shift_dq = 0x0
9536 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9537 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9538 // .. .. reg_phy_bist_err_clr = 0x0
9539 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9540 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9541 // .. .. reg_phy_dq_offset = 0x40
9542 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9543 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9545 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU
,0x40000001U
),
9546 // .. .. reg_phy_data_slice_in_use = 0x1
9547 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9548 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9549 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9550 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9551 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9552 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9553 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9554 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9555 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9556 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9557 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9558 // .. .. reg_phy_board_lpbk_tx = 0x0
9559 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9560 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9561 // .. .. reg_phy_board_lpbk_rx = 0x0
9562 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9563 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9564 // .. .. reg_phy_bist_shift_dq = 0x0
9565 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9566 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9567 // .. .. reg_phy_bist_err_clr = 0x0
9568 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9569 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9570 // .. .. reg_phy_dq_offset = 0x40
9571 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9572 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9574 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU
,0x40000001U
),
9575 // .. .. reg_phy_data_slice_in_use = 0x1
9576 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9577 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9578 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9579 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9580 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9581 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9582 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9583 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9584 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9585 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9586 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9587 // .. .. reg_phy_board_lpbk_tx = 0x0
9588 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9589 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9590 // .. .. reg_phy_board_lpbk_rx = 0x0
9591 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9592 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9593 // .. .. reg_phy_bist_shift_dq = 0x0
9594 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9595 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9596 // .. .. reg_phy_bist_err_clr = 0x0
9597 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9598 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9599 // .. .. reg_phy_dq_offset = 0x40
9600 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9601 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9603 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU
,0x40000001U
),
9604 // .. .. reg_phy_data_slice_in_use = 0x1
9605 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9606 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9607 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9608 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9609 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9610 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9611 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9612 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9613 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9614 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9615 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9616 // .. .. reg_phy_board_lpbk_tx = 0x0
9617 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9618 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9619 // .. .. reg_phy_board_lpbk_rx = 0x0
9620 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9621 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9622 // .. .. reg_phy_bist_shift_dq = 0x0
9623 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9624 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9625 // .. .. reg_phy_bist_err_clr = 0x0
9626 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9627 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9628 // .. .. reg_phy_dq_offset = 0x40
9629 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9630 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9632 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU
,0x40000001U
),
9633 // .. .. reg_phy_wrlvl_init_ratio = 0x0
9634 // .. .. ==> 0XF800612C[9:0] = 0x00000000U
9635 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
9636 // .. .. reg_phy_gatelvl_init_ratio = 0xb0
9637 // .. .. ==> 0XF800612C[19:10] = 0x000000B0U
9638 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C000U
9640 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU
,0x0002C000U
),
9641 // .. .. reg_phy_wrlvl_init_ratio = 0x0
9642 // .. .. ==> 0XF8006130[9:0] = 0x00000000U
9643 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000000U
9644 // .. .. reg_phy_gatelvl_init_ratio = 0xb1
9645 // .. .. ==> 0XF8006130[19:10] = 0x000000B1U
9646 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002C400U
9648 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU
,0x0002C400U
),
9649 // .. .. reg_phy_wrlvl_init_ratio = 0x3
9650 // .. .. ==> 0XF8006134[9:0] = 0x00000003U
9651 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
9652 // .. .. reg_phy_gatelvl_init_ratio = 0xbc
9653 // .. .. ==> 0XF8006134[19:10] = 0x000000BCU
9654 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002F000U
9656 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU
,0x0002F003U
),
9657 // .. .. reg_phy_wrlvl_init_ratio = 0x3
9658 // .. .. ==> 0XF8006138[9:0] = 0x00000003U
9659 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000003U
9660 // .. .. reg_phy_gatelvl_init_ratio = 0xbb
9661 // .. .. ==> 0XF8006138[19:10] = 0x000000BBU
9662 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0002EC00U
9664 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU
,0x0002EC03U
),
9665 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9666 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9667 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9668 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9669 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9670 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9671 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9672 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9673 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9675 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU
,0x00000035U
),
9676 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9677 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9678 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9679 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9680 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9681 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9682 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9683 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9684 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9686 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU
,0x00000035U
),
9687 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9688 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9689 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9690 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9691 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9692 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9693 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9694 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9695 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9697 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU
,0x00000035U
),
9698 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9699 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9700 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9701 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9702 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9703 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9704 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9705 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9706 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9708 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU
,0x00000035U
),
9709 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
9710 // .. .. ==> 0XF8006154[9:0] = 0x00000077U
9711 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
9712 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9713 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9714 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9715 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9716 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9717 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9719 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU
,0x00000077U
),
9720 // .. .. reg_phy_wr_dqs_slave_ratio = 0x77
9721 // .. .. ==> 0XF8006158[9:0] = 0x00000077U
9722 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000077U
9723 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9724 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9725 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9726 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9727 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9728 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9730 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU
,0x00000077U
),
9731 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
9732 // .. .. ==> 0XF800615C[9:0] = 0x00000083U
9733 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
9734 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9735 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9736 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9737 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9738 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9739 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9741 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU
,0x00000083U
),
9742 // .. .. reg_phy_wr_dqs_slave_ratio = 0x83
9743 // .. .. ==> 0XF8006160[9:0] = 0x00000083U
9744 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000083U
9745 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9746 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9747 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9748 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9749 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9750 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9752 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU
,0x00000083U
),
9753 // .. .. reg_phy_fifo_we_slave_ratio = 0x105
9754 // .. .. ==> 0XF8006168[10:0] = 0x00000105U
9755 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000105U
9756 // .. .. reg_phy_fifo_we_in_force = 0x0
9757 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9758 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9759 // .. .. reg_phy_fifo_we_in_delay = 0x0
9760 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9761 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9763 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU
,0x00000105U
),
9764 // .. .. reg_phy_fifo_we_slave_ratio = 0x106
9765 // .. .. ==> 0XF800616C[10:0] = 0x00000106U
9766 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000106U
9767 // .. .. reg_phy_fifo_we_in_force = 0x0
9768 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9769 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9770 // .. .. reg_phy_fifo_we_in_delay = 0x0
9771 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9772 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9774 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU
,0x00000106U
),
9775 // .. .. reg_phy_fifo_we_slave_ratio = 0x111
9776 // .. .. ==> 0XF8006170[10:0] = 0x00000111U
9777 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000111U
9778 // .. .. reg_phy_fifo_we_in_force = 0x0
9779 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9780 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9781 // .. .. reg_phy_fifo_we_in_delay = 0x0
9782 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9783 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9785 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU
,0x00000111U
),
9786 // .. .. reg_phy_fifo_we_slave_ratio = 0x110
9787 // .. .. ==> 0XF8006174[10:0] = 0x00000110U
9788 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000110U
9789 // .. .. reg_phy_fifo_we_in_force = 0x0
9790 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9791 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9792 // .. .. reg_phy_fifo_we_in_delay = 0x0
9793 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9794 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9796 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU
,0x00000110U
),
9797 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
9798 // .. .. ==> 0XF800617C[9:0] = 0x000000B7U
9799 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
9800 // .. .. reg_phy_wr_data_slave_force = 0x0
9801 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9802 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9803 // .. .. reg_phy_wr_data_slave_delay = 0x0
9804 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9805 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9807 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU
,0x000000B7U
),
9808 // .. .. reg_phy_wr_data_slave_ratio = 0xb7
9809 // .. .. ==> 0XF8006180[9:0] = 0x000000B7U
9810 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000B7U
9811 // .. .. reg_phy_wr_data_slave_force = 0x0
9812 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9813 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9814 // .. .. reg_phy_wr_data_slave_delay = 0x0
9815 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9816 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9818 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU
,0x000000B7U
),
9819 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
9820 // .. .. ==> 0XF8006184[9:0] = 0x000000C3U
9821 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
9822 // .. .. reg_phy_wr_data_slave_force = 0x0
9823 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9824 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9825 // .. .. reg_phy_wr_data_slave_delay = 0x0
9826 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9827 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9829 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU
,0x000000C3U
),
9830 // .. .. reg_phy_wr_data_slave_ratio = 0xc3
9831 // .. .. ==> 0XF8006188[9:0] = 0x000000C3U
9832 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000C3U
9833 // .. .. reg_phy_wr_data_slave_force = 0x0
9834 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9835 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9836 // .. .. reg_phy_wr_data_slave_delay = 0x0
9837 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9838 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9840 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU
,0x000000C3U
),
9841 // .. .. reg_phy_loopback = 0x0
9842 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
9843 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9844 // .. .. reg_phy_bl2 = 0x0
9845 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
9846 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9847 // .. .. reg_phy_at_spd_atpg = 0x0
9848 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
9849 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9850 // .. .. reg_phy_bist_enable = 0x0
9851 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
9852 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9853 // .. .. reg_phy_bist_force_err = 0x0
9854 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
9855 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9856 // .. .. reg_phy_bist_mode = 0x0
9857 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
9858 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
9859 // .. .. reg_phy_invert_clkout = 0x1
9860 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
9861 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
9862 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
9863 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
9864 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9865 // .. .. reg_phy_sel_logic = 0x0
9866 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
9867 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
9868 // .. .. reg_phy_ctrl_slave_ratio = 0x100
9869 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
9870 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
9871 // .. .. reg_phy_ctrl_slave_force = 0x0
9872 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
9873 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
9874 // .. .. reg_phy_ctrl_slave_delay = 0x0
9875 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
9876 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
9877 // .. .. reg_phy_use_rank0_delays = 0x1
9878 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
9879 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
9880 // .. .. reg_phy_lpddr = 0x0
9881 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
9882 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
9883 // .. .. reg_phy_cmd_latency = 0x0
9884 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
9885 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
9886 // .. .. reg_phy_int_lpbk = 0x0
9887 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
9888 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
9890 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU
,0x10040080U
),
9891 // .. .. reg_phy_wr_rl_delay = 0x2
9892 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
9893 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
9894 // .. .. reg_phy_rd_rl_delay = 0x4
9895 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
9896 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
9897 // .. .. reg_phy_dll_lock_diff = 0xf
9898 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
9899 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
9900 // .. .. reg_phy_use_wr_level = 0x1
9901 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
9902 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
9903 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
9904 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
9905 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
9906 // .. .. reg_phy_use_rd_data_eye_level = 0x1
9907 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
9908 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
9909 // .. .. reg_phy_dis_calib_rst = 0x0
9910 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
9911 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9912 // .. .. reg_phy_ctrl_slave_delay = 0x0
9913 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
9914 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
9916 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU
,0x0001FC82U
),
9917 // .. .. reg_arb_page_addr_mask = 0x0
9918 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
9919 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
9921 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU
,0x00000000U
),
9922 // .. .. reg_arb_pri_wr_portn = 0x3ff
9923 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
9924 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9925 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9926 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
9927 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9928 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9929 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
9930 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9931 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9932 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
9933 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9934 // .. .. reg_arb_dis_rmw_portn = 0x1
9935 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
9936 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9938 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU
,0x000803FFU
),
9939 // .. .. reg_arb_pri_wr_portn = 0x3ff
9940 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
9941 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9942 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9943 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
9944 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9945 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9946 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
9947 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9948 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9949 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
9950 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9951 // .. .. reg_arb_dis_rmw_portn = 0x1
9952 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
9953 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9955 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU
,0x000803FFU
),
9956 // .. .. reg_arb_pri_wr_portn = 0x3ff
9957 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
9958 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9959 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9960 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
9961 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9962 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9963 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
9964 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9965 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9966 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
9967 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9968 // .. .. reg_arb_dis_rmw_portn = 0x1
9969 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
9970 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9972 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU
,0x000803FFU
),
9973 // .. .. reg_arb_pri_wr_portn = 0x3ff
9974 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
9975 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9976 // .. .. reg_arb_disable_aging_wr_portn = 0x0
9977 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
9978 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9979 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
9980 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
9981 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9982 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
9983 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
9984 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9985 // .. .. reg_arb_dis_rmw_portn = 0x1
9986 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
9987 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9989 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU
,0x000803FFU
),
9990 // .. .. reg_arb_pri_rd_portn = 0x3ff
9991 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
9992 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
9993 // .. .. reg_arb_disable_aging_rd_portn = 0x0
9994 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
9995 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9996 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
9997 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
9998 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9999 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10000 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10001 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10002 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10003 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10004 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10006 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU
,0x000003FFU
),
10007 // .. .. reg_arb_pri_rd_portn = 0x3ff
10008 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10009 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10010 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10011 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10012 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10013 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10014 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10015 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10016 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10017 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10018 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10019 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10020 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10021 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10023 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU
,0x000003FFU
),
10024 // .. .. reg_arb_pri_rd_portn = 0x3ff
10025 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10026 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10027 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10028 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10029 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10030 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10031 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10032 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10033 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10034 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10035 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10036 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10037 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10038 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10040 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU
,0x000003FFU
),
10041 // .. .. reg_arb_pri_rd_portn = 0x3ff
10042 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10043 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10044 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10045 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10046 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10047 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10048 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10049 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10050 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10051 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10052 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10053 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10054 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10055 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10057 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU
,0x000003FFU
),
10058 // .. .. reg_ddrc_lpddr2 = 0x0
10059 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10060 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10061 // .. .. reg_ddrc_per_bank_refresh = 0x0
10062 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10063 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
10064 // .. .. reg_ddrc_derate_enable = 0x0
10065 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10066 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10067 // .. .. reg_ddrc_mr4_margin = 0x0
10068 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10069 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
10071 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U
,0x00000000U
),
10072 // .. .. reg_ddrc_mr4_read_interval = 0x0
10073 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10074 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
10076 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU
,0x00000000U
),
10077 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10078 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10079 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
10080 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10081 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10082 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
10083 // .. .. reg_ddrc_t_mrw = 0x5
10084 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10085 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
10087 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU
,0x00005125U
),
10088 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10089 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10090 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
10091 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10092 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10093 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
10095 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU
,0x000012A8U
),
10096 // .. .. START: POLL ON DCI STATUS
10098 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10099 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
10101 EMIT_MASKPOLL(0XF8000B74, 0x00002000U
),
10102 // .. .. FINISH: POLL ON DCI STATUS
10103 // .. .. START: UNLOCK DDR
10104 // .. .. reg_ddrc_soft_rstb = 0x1
10105 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10106 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10107 // .. .. reg_ddrc_powerdown_en = 0x0
10108 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10109 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
10110 // .. .. reg_ddrc_data_bus_width = 0x0
10111 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10112 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
10113 // .. .. reg_ddrc_burst8_refresh = 0x0
10114 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10115 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
10116 // .. .. reg_ddrc_rdwr_idle_gap = 1
10117 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10118 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
10119 // .. .. reg_ddrc_dis_rd_bypass = 0x0
10120 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10121 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
10122 // .. .. reg_ddrc_dis_act_bypass = 0x0
10123 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10124 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
10125 // .. .. reg_ddrc_dis_auto_refresh = 0x0
10126 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10127 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10129 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU
,0x00000081U
),
10130 // .. .. FINISH: UNLOCK DDR
10131 // .. .. START: CHECK DDR STATUS
10132 // .. .. ddrc_reg_operating_mode = 1
10133 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10134 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
10136 EMIT_MASKPOLL(0XF8006054, 0x00000007U
),
10137 // .. .. FINISH: CHECK DDR STATUS
10138 // .. FINISH: DDR INITIALIZATION
10146 unsigned long ps7_mio_init_data_1_0
[] = {
10148 // .. START: SLCR SETTINGS
10149 // .. UNLOCK_KEY = 0XDF0D
10150 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10151 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
10153 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
10154 // .. FINISH: SLCR SETTINGS
10155 // .. START: OCM REMAPPING
10156 // .. FINISH: OCM REMAPPING
10157 // .. START: DDRIOB SETTINGS
10158 // .. INP_POWER = 0x0
10159 // .. ==> 0XF8000B40[0:0] = 0x00000000U
10160 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10161 // .. INP_TYPE = 0x0
10162 // .. ==> 0XF8000B40[2:1] = 0x00000000U
10163 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10164 // .. DCI_UPDATE = 0x0
10165 // .. ==> 0XF8000B40[3:3] = 0x00000000U
10166 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10167 // .. TERM_EN = 0x0
10168 // .. ==> 0XF8000B40[4:4] = 0x00000000U
10169 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10170 // .. DCR_TYPE = 0x0
10171 // .. ==> 0XF8000B40[6:5] = 0x00000000U
10172 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10173 // .. IBUF_DISABLE_MODE = 0x0
10174 // .. ==> 0XF8000B40[7:7] = 0x00000000U
10175 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10176 // .. TERM_DISABLE_MODE = 0x0
10177 // .. ==> 0XF8000B40[8:8] = 0x00000000U
10178 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10179 // .. OUTPUT_EN = 0x3
10180 // .. ==> 0XF8000B40[10:9] = 0x00000003U
10181 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10182 // .. PULLUP_EN = 0x0
10183 // .. ==> 0XF8000B40[11:11] = 0x00000000U
10184 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10186 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU
,0x00000600U
),
10187 // .. INP_POWER = 0x0
10188 // .. ==> 0XF8000B44[0:0] = 0x00000000U
10189 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10190 // .. INP_TYPE = 0x0
10191 // .. ==> 0XF8000B44[2:1] = 0x00000000U
10192 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10193 // .. DCI_UPDATE = 0x0
10194 // .. ==> 0XF8000B44[3:3] = 0x00000000U
10195 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10196 // .. TERM_EN = 0x0
10197 // .. ==> 0XF8000B44[4:4] = 0x00000000U
10198 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10199 // .. DCR_TYPE = 0x0
10200 // .. ==> 0XF8000B44[6:5] = 0x00000000U
10201 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10202 // .. IBUF_DISABLE_MODE = 0x0
10203 // .. ==> 0XF8000B44[7:7] = 0x00000000U
10204 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10205 // .. TERM_DISABLE_MODE = 0x0
10206 // .. ==> 0XF8000B44[8:8] = 0x00000000U
10207 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10208 // .. OUTPUT_EN = 0x3
10209 // .. ==> 0XF8000B44[10:9] = 0x00000003U
10210 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10211 // .. PULLUP_EN = 0x0
10212 // .. ==> 0XF8000B44[11:11] = 0x00000000U
10213 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10215 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU
,0x00000600U
),
10216 // .. INP_POWER = 0x0
10217 // .. ==> 0XF8000B48[0:0] = 0x00000000U
10218 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10219 // .. INP_TYPE = 0x1
10220 // .. ==> 0XF8000B48[2:1] = 0x00000001U
10221 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10222 // .. DCI_UPDATE = 0x0
10223 // .. ==> 0XF8000B48[3:3] = 0x00000000U
10224 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10225 // .. TERM_EN = 0x1
10226 // .. ==> 0XF8000B48[4:4] = 0x00000001U
10227 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10228 // .. DCR_TYPE = 0x3
10229 // .. ==> 0XF8000B48[6:5] = 0x00000003U
10230 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10231 // .. IBUF_DISABLE_MODE = 0
10232 // .. ==> 0XF8000B48[7:7] = 0x00000000U
10233 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10234 // .. TERM_DISABLE_MODE = 0
10235 // .. ==> 0XF8000B48[8:8] = 0x00000000U
10236 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10237 // .. OUTPUT_EN = 0x3
10238 // .. ==> 0XF8000B48[10:9] = 0x00000003U
10239 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10240 // .. PULLUP_EN = 0x0
10241 // .. ==> 0XF8000B48[11:11] = 0x00000000U
10242 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10244 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU
,0x00000672U
),
10245 // .. INP_POWER = 0x0
10246 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10247 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10248 // .. INP_TYPE = 0x1
10249 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10250 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10251 // .. DCI_UPDATE = 0x0
10252 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10253 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10254 // .. TERM_EN = 0x1
10255 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10256 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10257 // .. DCR_TYPE = 0x3
10258 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10259 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10260 // .. IBUF_DISABLE_MODE = 0
10261 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10262 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10263 // .. TERM_DISABLE_MODE = 0
10264 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10265 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10266 // .. OUTPUT_EN = 0x3
10267 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10268 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10269 // .. PULLUP_EN = 0x0
10270 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10271 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10273 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU
,0x00000672U
),
10274 // .. INP_POWER = 0x0
10275 // .. ==> 0XF8000B50[0:0] = 0x00000000U
10276 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10277 // .. INP_TYPE = 0x2
10278 // .. ==> 0XF8000B50[2:1] = 0x00000002U
10279 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10280 // .. DCI_UPDATE = 0x0
10281 // .. ==> 0XF8000B50[3:3] = 0x00000000U
10282 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10283 // .. TERM_EN = 0x1
10284 // .. ==> 0XF8000B50[4:4] = 0x00000001U
10285 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10286 // .. DCR_TYPE = 0x3
10287 // .. ==> 0XF8000B50[6:5] = 0x00000003U
10288 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10289 // .. IBUF_DISABLE_MODE = 0
10290 // .. ==> 0XF8000B50[7:7] = 0x00000000U
10291 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10292 // .. TERM_DISABLE_MODE = 0
10293 // .. ==> 0XF8000B50[8:8] = 0x00000000U
10294 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10295 // .. OUTPUT_EN = 0x3
10296 // .. ==> 0XF8000B50[10:9] = 0x00000003U
10297 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10298 // .. PULLUP_EN = 0x0
10299 // .. ==> 0XF8000B50[11:11] = 0x00000000U
10300 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10302 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU
,0x00000674U
),
10303 // .. INP_POWER = 0x0
10304 // .. ==> 0XF8000B54[0:0] = 0x00000000U
10305 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10306 // .. INP_TYPE = 0x2
10307 // .. ==> 0XF8000B54[2:1] = 0x00000002U
10308 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10309 // .. DCI_UPDATE = 0x0
10310 // .. ==> 0XF8000B54[3:3] = 0x00000000U
10311 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10312 // .. TERM_EN = 0x1
10313 // .. ==> 0XF8000B54[4:4] = 0x00000001U
10314 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10315 // .. DCR_TYPE = 0x3
10316 // .. ==> 0XF8000B54[6:5] = 0x00000003U
10317 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10318 // .. IBUF_DISABLE_MODE = 0
10319 // .. ==> 0XF8000B54[7:7] = 0x00000000U
10320 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10321 // .. TERM_DISABLE_MODE = 0
10322 // .. ==> 0XF8000B54[8:8] = 0x00000000U
10323 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10324 // .. OUTPUT_EN = 0x3
10325 // .. ==> 0XF8000B54[10:9] = 0x00000003U
10326 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10327 // .. PULLUP_EN = 0x0
10328 // .. ==> 0XF8000B54[11:11] = 0x00000000U
10329 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10331 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU
,0x00000674U
),
10332 // .. INP_POWER = 0x0
10333 // .. ==> 0XF8000B58[0:0] = 0x00000000U
10334 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10335 // .. INP_TYPE = 0x0
10336 // .. ==> 0XF8000B58[2:1] = 0x00000000U
10337 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10338 // .. DCI_UPDATE = 0x0
10339 // .. ==> 0XF8000B58[3:3] = 0x00000000U
10340 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10341 // .. TERM_EN = 0x0
10342 // .. ==> 0XF8000B58[4:4] = 0x00000000U
10343 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10344 // .. DCR_TYPE = 0x0
10345 // .. ==> 0XF8000B58[6:5] = 0x00000000U
10346 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10347 // .. IBUF_DISABLE_MODE = 0x0
10348 // .. ==> 0XF8000B58[7:7] = 0x00000000U
10349 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10350 // .. TERM_DISABLE_MODE = 0x0
10351 // .. ==> 0XF8000B58[8:8] = 0x00000000U
10352 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10353 // .. OUTPUT_EN = 0x3
10354 // .. ==> 0XF8000B58[10:9] = 0x00000003U
10355 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10356 // .. PULLUP_EN = 0x0
10357 // .. ==> 0XF8000B58[11:11] = 0x00000000U
10358 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10360 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU
,0x00000600U
),
10361 // .. DRIVE_P = 0x1c
10362 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10363 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10364 // .. DRIVE_N = 0xc
10365 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10366 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10368 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10369 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
10371 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10372 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
10374 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10375 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10377 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10378 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10380 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU
,0x0018C61CU
),
10381 // .. DRIVE_P = 0x1c
10382 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10383 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10384 // .. DRIVE_N = 0xc
10385 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10386 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10388 // .. ==> 0XF8000B60[18:14] = 0x00000006U
10389 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10390 // .. SLEW_N = 0x1f
10391 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10392 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10394 // .. ==> 0XF8000B60[26:24] = 0x00000000U
10395 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10397 // .. ==> 0XF8000B60[31:27] = 0x00000000U
10398 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10400 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU
,0x00F9861CU
),
10401 // .. DRIVE_P = 0x1c
10402 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10403 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10404 // .. DRIVE_N = 0xc
10405 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10406 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10408 // .. ==> 0XF8000B64[18:14] = 0x00000006U
10409 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10410 // .. SLEW_N = 0x1f
10411 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10412 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10414 // .. ==> 0XF8000B64[26:24] = 0x00000000U
10415 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10417 // .. ==> 0XF8000B64[31:27] = 0x00000000U
10418 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10420 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU
,0x00F9861CU
),
10421 // .. DRIVE_P = 0x1c
10422 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10423 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10424 // .. DRIVE_N = 0xc
10425 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10426 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10428 // .. ==> 0XF8000B68[18:14] = 0x00000006U
10429 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10430 // .. SLEW_N = 0x1f
10431 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10432 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10434 // .. ==> 0XF8000B68[26:24] = 0x00000000U
10435 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10437 // .. ==> 0XF8000B68[31:27] = 0x00000000U
10438 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10440 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU
,0x00F9861CU
),
10441 // .. VREF_INT_EN = 0x1
10442 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10443 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
10444 // .. VREF_SEL = 0x4
10445 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10446 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
10447 // .. VREF_EXT_EN = 0x0
10448 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10449 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10450 // .. VREF_PULLUP_EN = 0x0
10451 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10452 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
10453 // .. REFIO_EN = 0x1
10454 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10455 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
10456 // .. REFIO_PULLUP_EN = 0x0
10457 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10458 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10459 // .. DRST_B_PULLUP_EN = 0x0
10460 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10461 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10462 // .. CKE_PULLUP_EN = 0x0
10463 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10464 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
10466 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU
,0x00000209U
),
10467 // .. .. START: ASSERT RESET
10469 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10470 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10471 // .. .. VRN_OUT = 0x1
10472 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10473 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10475 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000021U
),
10476 // .. .. FINISH: ASSERT RESET
10477 // .. .. START: DEASSERT RESET
10479 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10480 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10481 // .. .. VRN_OUT = 0x1
10482 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10483 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10485 EMIT_MASKWRITE(0XF8000B70, 0x00000021U
,0x00000020U
),
10486 // .. .. FINISH: DEASSERT RESET
10487 // .. .. RESET = 0x1
10488 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10489 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10490 // .. .. ENABLE = 0x1
10491 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10492 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
10493 // .. .. VRP_TRI = 0x0
10494 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10495 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10496 // .. .. VRN_TRI = 0x0
10497 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10498 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
10499 // .. .. VRP_OUT = 0x0
10500 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10501 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
10502 // .. .. VRN_OUT = 0x1
10503 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10504 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10505 // .. .. NREF_OPT1 = 0x0
10506 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10507 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
10508 // .. .. NREF_OPT2 = 0x0
10509 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10510 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
10511 // .. .. NREF_OPT4 = 0x1
10512 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10513 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
10514 // .. .. PREF_OPT1 = 0x0
10515 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10516 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
10517 // .. .. PREF_OPT2 = 0x0
10518 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10519 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
10520 // .. .. UPDATE_CONTROL = 0x0
10521 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10522 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
10523 // .. .. INIT_COMPLETE = 0x0
10524 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10525 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
10526 // .. .. TST_CLK = 0x0
10527 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10528 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
10529 // .. .. TST_HLN = 0x0
10530 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10531 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
10532 // .. .. TST_HLP = 0x0
10533 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10534 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
10535 // .. .. TST_RST = 0x0
10536 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10537 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
10538 // .. .. INT_DCI_EN = 0x0
10539 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10540 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
10542 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU
,0x00000823U
),
10543 // .. FINISH: DDRIOB SETTINGS
10544 // .. START: MIO PROGRAMMING
10545 // .. TRI_ENABLE = 0
10546 // .. ==> 0XF8000700[0:0] = 0x00000000U
10547 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10549 // .. ==> 0XF8000700[1:1] = 0x00000000U
10550 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10552 // .. ==> 0XF8000700[2:2] = 0x00000000U
10553 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10555 // .. ==> 0XF8000700[4:3] = 0x00000000U
10556 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10558 // .. ==> 0XF8000700[7:5] = 0x00000000U
10559 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10561 // .. ==> 0XF8000700[8:8] = 0x00000000U
10562 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10564 // .. ==> 0XF8000700[11:9] = 0x00000003U
10565 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10567 // .. ==> 0XF8000700[12:12] = 0x00000000U
10568 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10569 // .. DisableRcvr = 0
10570 // .. ==> 0XF8000700[13:13] = 0x00000000U
10571 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10573 EMIT_MASKWRITE(0XF8000700, 0x00003FFFU
,0x00000600U
),
10574 // .. TRI_ENABLE = 0
10575 // .. ==> 0XF8000704[0:0] = 0x00000000U
10576 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10578 // .. ==> 0XF8000704[1:1] = 0x00000001U
10579 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10581 // .. ==> 0XF8000704[2:2] = 0x00000000U
10582 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10584 // .. ==> 0XF8000704[4:3] = 0x00000000U
10585 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10587 // .. ==> 0XF8000704[7:5] = 0x00000000U
10588 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10590 // .. ==> 0XF8000704[8:8] = 0x00000000U
10591 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10593 // .. ==> 0XF8000704[11:9] = 0x00000003U
10594 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10596 // .. ==> 0XF8000704[12:12] = 0x00000000U
10597 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10598 // .. DisableRcvr = 0
10599 // .. ==> 0XF8000704[13:13] = 0x00000000U
10600 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10602 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU
,0x00000602U
),
10603 // .. TRI_ENABLE = 0
10604 // .. ==> 0XF8000708[0:0] = 0x00000000U
10605 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10607 // .. ==> 0XF8000708[1:1] = 0x00000001U
10608 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10610 // .. ==> 0XF8000708[2:2] = 0x00000000U
10611 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10613 // .. ==> 0XF8000708[4:3] = 0x00000000U
10614 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10616 // .. ==> 0XF8000708[7:5] = 0x00000000U
10617 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10619 // .. ==> 0XF8000708[8:8] = 0x00000000U
10620 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10622 // .. ==> 0XF8000708[11:9] = 0x00000003U
10623 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10625 // .. ==> 0XF8000708[12:12] = 0x00000000U
10626 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10627 // .. DisableRcvr = 0
10628 // .. ==> 0XF8000708[13:13] = 0x00000000U
10629 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10631 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU
,0x00000602U
),
10632 // .. TRI_ENABLE = 0
10633 // .. ==> 0XF800070C[0:0] = 0x00000000U
10634 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10636 // .. ==> 0XF800070C[1:1] = 0x00000001U
10637 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10639 // .. ==> 0XF800070C[2:2] = 0x00000000U
10640 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10642 // .. ==> 0XF800070C[4:3] = 0x00000000U
10643 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10645 // .. ==> 0XF800070C[7:5] = 0x00000000U
10646 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10648 // .. ==> 0XF800070C[8:8] = 0x00000000U
10649 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10651 // .. ==> 0XF800070C[11:9] = 0x00000003U
10652 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10654 // .. ==> 0XF800070C[12:12] = 0x00000000U
10655 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10656 // .. DisableRcvr = 0
10657 // .. ==> 0XF800070C[13:13] = 0x00000000U
10658 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10660 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU
,0x00000602U
),
10661 // .. TRI_ENABLE = 0
10662 // .. ==> 0XF8000710[0:0] = 0x00000000U
10663 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10665 // .. ==> 0XF8000710[1:1] = 0x00000001U
10666 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10668 // .. ==> 0XF8000710[2:2] = 0x00000000U
10669 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10671 // .. ==> 0XF8000710[4:3] = 0x00000000U
10672 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10674 // .. ==> 0XF8000710[7:5] = 0x00000000U
10675 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10677 // .. ==> 0XF8000710[8:8] = 0x00000000U
10678 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10680 // .. ==> 0XF8000710[11:9] = 0x00000003U
10681 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10683 // .. ==> 0XF8000710[12:12] = 0x00000000U
10684 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10685 // .. DisableRcvr = 0
10686 // .. ==> 0XF8000710[13:13] = 0x00000000U
10687 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10689 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU
,0x00000602U
),
10690 // .. TRI_ENABLE = 0
10691 // .. ==> 0XF8000714[0:0] = 0x00000000U
10692 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10694 // .. ==> 0XF8000714[1:1] = 0x00000001U
10695 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10697 // .. ==> 0XF8000714[2:2] = 0x00000000U
10698 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10700 // .. ==> 0XF8000714[4:3] = 0x00000000U
10701 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10703 // .. ==> 0XF8000714[7:5] = 0x00000000U
10704 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10706 // .. ==> 0XF8000714[8:8] = 0x00000000U
10707 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10709 // .. ==> 0XF8000714[11:9] = 0x00000003U
10710 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10712 // .. ==> 0XF8000714[12:12] = 0x00000000U
10713 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10714 // .. DisableRcvr = 0
10715 // .. ==> 0XF8000714[13:13] = 0x00000000U
10716 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10718 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU
,0x00000602U
),
10719 // .. TRI_ENABLE = 0
10720 // .. ==> 0XF8000718[0:0] = 0x00000000U
10721 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10723 // .. ==> 0XF8000718[1:1] = 0x00000001U
10724 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10726 // .. ==> 0XF8000718[2:2] = 0x00000000U
10727 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10729 // .. ==> 0XF8000718[4:3] = 0x00000000U
10730 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10732 // .. ==> 0XF8000718[7:5] = 0x00000000U
10733 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10735 // .. ==> 0XF8000718[8:8] = 0x00000000U
10736 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10738 // .. ==> 0XF8000718[11:9] = 0x00000003U
10739 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10741 // .. ==> 0XF8000718[12:12] = 0x00000000U
10742 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10743 // .. DisableRcvr = 0
10744 // .. ==> 0XF8000718[13:13] = 0x00000000U
10745 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10747 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU
,0x00000602U
),
10748 // .. TRI_ENABLE = 0
10749 // .. ==> 0XF800071C[0:0] = 0x00000000U
10750 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10752 // .. ==> 0XF800071C[1:1] = 0x00000000U
10753 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10755 // .. ==> 0XF800071C[2:2] = 0x00000000U
10756 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10758 // .. ==> 0XF800071C[4:3] = 0x00000000U
10759 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10761 // .. ==> 0XF800071C[7:5] = 0x00000000U
10762 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10764 // .. ==> 0XF800071C[8:8] = 0x00000000U
10765 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10767 // .. ==> 0XF800071C[11:9] = 0x00000003U
10768 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10770 // .. ==> 0XF800071C[12:12] = 0x00000000U
10771 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10772 // .. DisableRcvr = 0
10773 // .. ==> 0XF800071C[13:13] = 0x00000000U
10774 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10776 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU
,0x00000600U
),
10777 // .. TRI_ENABLE = 0
10778 // .. ==> 0XF8000720[0:0] = 0x00000000U
10779 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10781 // .. ==> 0XF8000720[1:1] = 0x00000001U
10782 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10784 // .. ==> 0XF8000720[2:2] = 0x00000000U
10785 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10787 // .. ==> 0XF8000720[4:3] = 0x00000000U
10788 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10790 // .. ==> 0XF8000720[7:5] = 0x00000000U
10791 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10793 // .. ==> 0XF8000720[8:8] = 0x00000000U
10794 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10796 // .. ==> 0XF8000720[11:9] = 0x00000003U
10797 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10799 // .. ==> 0XF8000720[12:12] = 0x00000000U
10800 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10801 // .. DisableRcvr = 0
10802 // .. ==> 0XF8000720[13:13] = 0x00000000U
10803 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10805 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU
,0x00000602U
),
10806 // .. TRI_ENABLE = 0
10807 // .. ==> 0XF8000724[0:0] = 0x00000000U
10808 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10810 // .. ==> 0XF8000724[1:1] = 0x00000000U
10811 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10813 // .. ==> 0XF8000724[2:2] = 0x00000000U
10814 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10816 // .. ==> 0XF8000724[4:3] = 0x00000000U
10817 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10819 // .. ==> 0XF8000724[7:5] = 0x00000000U
10820 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10822 // .. ==> 0XF8000724[8:8] = 0x00000000U
10823 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10825 // .. ==> 0XF8000724[11:9] = 0x00000003U
10826 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10828 // .. ==> 0XF8000724[12:12] = 0x00000000U
10829 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10830 // .. DisableRcvr = 0
10831 // .. ==> 0XF8000724[13:13] = 0x00000000U
10832 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10834 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU
,0x00000600U
),
10835 // .. TRI_ENABLE = 0
10836 // .. ==> 0XF8000728[0:0] = 0x00000000U
10837 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10839 // .. ==> 0XF8000728[1:1] = 0x00000000U
10840 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10842 // .. ==> 0XF8000728[2:2] = 0x00000000U
10843 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10845 // .. ==> 0XF8000728[4:3] = 0x00000000U
10846 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10848 // .. ==> 0XF8000728[7:5] = 0x00000000U
10849 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10851 // .. ==> 0XF8000728[8:8] = 0x00000000U
10852 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10854 // .. ==> 0XF8000728[11:9] = 0x00000003U
10855 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10857 // .. ==> 0XF8000728[12:12] = 0x00000000U
10858 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10859 // .. DisableRcvr = 0
10860 // .. ==> 0XF8000728[13:13] = 0x00000000U
10861 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10863 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU
,0x00000600U
),
10864 // .. TRI_ENABLE = 0
10865 // .. ==> 0XF800072C[0:0] = 0x00000000U
10866 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10868 // .. ==> 0XF800072C[1:1] = 0x00000000U
10869 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10871 // .. ==> 0XF800072C[2:2] = 0x00000000U
10872 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10874 // .. ==> 0XF800072C[4:3] = 0x00000000U
10875 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10877 // .. ==> 0XF800072C[7:5] = 0x00000000U
10878 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10880 // .. ==> 0XF800072C[8:8] = 0x00000000U
10881 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10883 // .. ==> 0XF800072C[11:9] = 0x00000003U
10884 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10886 // .. ==> 0XF800072C[12:12] = 0x00000000U
10887 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10888 // .. DisableRcvr = 0
10889 // .. ==> 0XF800072C[13:13] = 0x00000000U
10890 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10892 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU
,0x00000600U
),
10893 // .. TRI_ENABLE = 0
10894 // .. ==> 0XF8000730[0:0] = 0x00000000U
10895 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10897 // .. ==> 0XF8000730[1:1] = 0x00000000U
10898 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10900 // .. ==> 0XF8000730[2:2] = 0x00000000U
10901 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10903 // .. ==> 0XF8000730[4:3] = 0x00000000U
10904 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10906 // .. ==> 0XF8000730[7:5] = 0x00000000U
10907 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10909 // .. ==> 0XF8000730[8:8] = 0x00000000U
10910 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10912 // .. ==> 0XF8000730[11:9] = 0x00000003U
10913 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10915 // .. ==> 0XF8000730[12:12] = 0x00000000U
10916 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10917 // .. DisableRcvr = 0
10918 // .. ==> 0XF8000730[13:13] = 0x00000000U
10919 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10921 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU
,0x00000600U
),
10922 // .. TRI_ENABLE = 0
10923 // .. ==> 0XF8000734[0:0] = 0x00000000U
10924 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10926 // .. ==> 0XF8000734[1:1] = 0x00000000U
10927 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10929 // .. ==> 0XF8000734[2:2] = 0x00000000U
10930 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10932 // .. ==> 0XF8000734[4:3] = 0x00000000U
10933 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10935 // .. ==> 0XF8000734[7:5] = 0x00000000U
10936 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10938 // .. ==> 0XF8000734[8:8] = 0x00000000U
10939 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10941 // .. ==> 0XF8000734[11:9] = 0x00000003U
10942 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10944 // .. ==> 0XF8000734[12:12] = 0x00000000U
10945 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10946 // .. DisableRcvr = 0
10947 // .. ==> 0XF8000734[13:13] = 0x00000000U
10948 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10950 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU
,0x00000600U
),
10951 // .. TRI_ENABLE = 0
10952 // .. ==> 0XF8000738[0:0] = 0x00000000U
10953 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10955 // .. ==> 0XF8000738[1:1] = 0x00000000U
10956 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10958 // .. ==> 0XF8000738[2:2] = 0x00000000U
10959 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10961 // .. ==> 0XF8000738[4:3] = 0x00000000U
10962 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10964 // .. ==> 0XF8000738[7:5] = 0x00000000U
10965 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10967 // .. ==> 0XF8000738[8:8] = 0x00000000U
10968 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10970 // .. ==> 0XF8000738[11:9] = 0x00000003U
10971 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
10973 // .. ==> 0XF8000738[12:12] = 0x00000000U
10974 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10975 // .. DisableRcvr = 0
10976 // .. ==> 0XF8000738[13:13] = 0x00000000U
10977 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10979 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU
,0x00000600U
),
10980 // .. TRI_ENABLE = 0
10981 // .. ==> 0XF800073C[0:0] = 0x00000000U
10982 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10984 // .. ==> 0XF800073C[1:1] = 0x00000000U
10985 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10987 // .. ==> 0XF800073C[2:2] = 0x00000000U
10988 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10990 // .. ==> 0XF800073C[4:3] = 0x00000000U
10991 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10993 // .. ==> 0XF800073C[7:5] = 0x00000000U
10994 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10996 // .. ==> 0XF800073C[8:8] = 0x00000000U
10997 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10999 // .. ==> 0XF800073C[11:9] = 0x00000003U
11000 // .. ==> MASK : 0x00000E00U VAL : 0x00000600U
11002 // .. ==> 0XF800073C[12:12] = 0x00000000U
11003 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11004 // .. DisableRcvr = 0
11005 // .. ==> 0XF800073C[13:13] = 0x00000000U
11006 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11008 EMIT_MASKWRITE(0XF800073C, 0x00003FFFU
,0x00000600U
),
11009 // .. TRI_ENABLE = 0
11010 // .. ==> 0XF8000740[0:0] = 0x00000000U
11011 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11013 // .. ==> 0XF8000740[1:1] = 0x00000001U
11014 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11016 // .. ==> 0XF8000740[2:2] = 0x00000000U
11017 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11019 // .. ==> 0XF8000740[4:3] = 0x00000000U
11020 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11022 // .. ==> 0XF8000740[7:5] = 0x00000000U
11023 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11025 // .. ==> 0XF8000740[8:8] = 0x00000000U
11026 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11028 // .. ==> 0XF8000740[11:9] = 0x00000001U
11029 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11031 // .. ==> 0XF8000740[12:12] = 0x00000000U
11032 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11033 // .. DisableRcvr = 0
11034 // .. ==> 0XF8000740[13:13] = 0x00000000U
11035 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11037 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU
,0x00000202U
),
11038 // .. TRI_ENABLE = 0
11039 // .. ==> 0XF8000744[0:0] = 0x00000000U
11040 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11042 // .. ==> 0XF8000744[1:1] = 0x00000001U
11043 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11045 // .. ==> 0XF8000744[2:2] = 0x00000000U
11046 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11048 // .. ==> 0XF8000744[4:3] = 0x00000000U
11049 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11051 // .. ==> 0XF8000744[7:5] = 0x00000000U
11052 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11054 // .. ==> 0XF8000744[8:8] = 0x00000000U
11055 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11057 // .. ==> 0XF8000744[11:9] = 0x00000001U
11058 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11060 // .. ==> 0XF8000744[12:12] = 0x00000000U
11061 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11062 // .. DisableRcvr = 0
11063 // .. ==> 0XF8000744[13:13] = 0x00000000U
11064 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11066 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU
,0x00000202U
),
11067 // .. TRI_ENABLE = 0
11068 // .. ==> 0XF8000748[0:0] = 0x00000000U
11069 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11071 // .. ==> 0XF8000748[1:1] = 0x00000001U
11072 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11074 // .. ==> 0XF8000748[2:2] = 0x00000000U
11075 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11077 // .. ==> 0XF8000748[4:3] = 0x00000000U
11078 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11080 // .. ==> 0XF8000748[7:5] = 0x00000000U
11081 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11083 // .. ==> 0XF8000748[8:8] = 0x00000000U
11084 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11086 // .. ==> 0XF8000748[11:9] = 0x00000001U
11087 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11089 // .. ==> 0XF8000748[12:12] = 0x00000000U
11090 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11091 // .. DisableRcvr = 0
11092 // .. ==> 0XF8000748[13:13] = 0x00000000U
11093 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11095 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU
,0x00000202U
),
11096 // .. TRI_ENABLE = 0
11097 // .. ==> 0XF800074C[0:0] = 0x00000000U
11098 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11100 // .. ==> 0XF800074C[1:1] = 0x00000001U
11101 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11103 // .. ==> 0XF800074C[2:2] = 0x00000000U
11104 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11106 // .. ==> 0XF800074C[4:3] = 0x00000000U
11107 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11109 // .. ==> 0XF800074C[7:5] = 0x00000000U
11110 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11112 // .. ==> 0XF800074C[8:8] = 0x00000000U
11113 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11115 // .. ==> 0XF800074C[11:9] = 0x00000001U
11116 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11118 // .. ==> 0XF800074C[12:12] = 0x00000000U
11119 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11120 // .. DisableRcvr = 0
11121 // .. ==> 0XF800074C[13:13] = 0x00000000U
11122 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11124 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU
,0x00000202U
),
11125 // .. TRI_ENABLE = 0
11126 // .. ==> 0XF8000750[0:0] = 0x00000000U
11127 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11129 // .. ==> 0XF8000750[1:1] = 0x00000001U
11130 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11132 // .. ==> 0XF8000750[2:2] = 0x00000000U
11133 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11135 // .. ==> 0XF8000750[4:3] = 0x00000000U
11136 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11138 // .. ==> 0XF8000750[7:5] = 0x00000000U
11139 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11141 // .. ==> 0XF8000750[8:8] = 0x00000000U
11142 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11144 // .. ==> 0XF8000750[11:9] = 0x00000001U
11145 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11147 // .. ==> 0XF8000750[12:12] = 0x00000000U
11148 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11149 // .. DisableRcvr = 0
11150 // .. ==> 0XF8000750[13:13] = 0x00000000U
11151 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11153 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU
,0x00000202U
),
11154 // .. TRI_ENABLE = 0
11155 // .. ==> 0XF8000754[0:0] = 0x00000000U
11156 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11158 // .. ==> 0XF8000754[1:1] = 0x00000001U
11159 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11161 // .. ==> 0XF8000754[2:2] = 0x00000000U
11162 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11164 // .. ==> 0XF8000754[4:3] = 0x00000000U
11165 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11167 // .. ==> 0XF8000754[7:5] = 0x00000000U
11168 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11170 // .. ==> 0XF8000754[8:8] = 0x00000000U
11171 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11173 // .. ==> 0XF8000754[11:9] = 0x00000001U
11174 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11176 // .. ==> 0XF8000754[12:12] = 0x00000000U
11177 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11178 // .. DisableRcvr = 0
11179 // .. ==> 0XF8000754[13:13] = 0x00000000U
11180 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11182 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU
,0x00000202U
),
11183 // .. TRI_ENABLE = 1
11184 // .. ==> 0XF8000758[0:0] = 0x00000001U
11185 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11187 // .. ==> 0XF8000758[1:1] = 0x00000001U
11188 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11190 // .. ==> 0XF8000758[2:2] = 0x00000000U
11191 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11193 // .. ==> 0XF8000758[4:3] = 0x00000000U
11194 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11196 // .. ==> 0XF8000758[7:5] = 0x00000000U
11197 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11199 // .. ==> 0XF8000758[8:8] = 0x00000000U
11200 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11202 // .. ==> 0XF8000758[11:9] = 0x00000001U
11203 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11205 // .. ==> 0XF8000758[12:12] = 0x00000000U
11206 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11207 // .. DisableRcvr = 0
11208 // .. ==> 0XF8000758[13:13] = 0x00000000U
11209 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11211 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU
,0x00000203U
),
11212 // .. TRI_ENABLE = 1
11213 // .. ==> 0XF800075C[0:0] = 0x00000001U
11214 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11216 // .. ==> 0XF800075C[1:1] = 0x00000001U
11217 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11219 // .. ==> 0XF800075C[2:2] = 0x00000000U
11220 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11222 // .. ==> 0XF800075C[4:3] = 0x00000000U
11223 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11225 // .. ==> 0XF800075C[7:5] = 0x00000000U
11226 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11228 // .. ==> 0XF800075C[8:8] = 0x00000000U
11229 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11231 // .. ==> 0XF800075C[11:9] = 0x00000001U
11232 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11234 // .. ==> 0XF800075C[12:12] = 0x00000000U
11235 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11236 // .. DisableRcvr = 0
11237 // .. ==> 0XF800075C[13:13] = 0x00000000U
11238 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11240 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU
,0x00000203U
),
11241 // .. TRI_ENABLE = 1
11242 // .. ==> 0XF8000760[0:0] = 0x00000001U
11243 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11245 // .. ==> 0XF8000760[1:1] = 0x00000001U
11246 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11248 // .. ==> 0XF8000760[2:2] = 0x00000000U
11249 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11251 // .. ==> 0XF8000760[4:3] = 0x00000000U
11252 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11254 // .. ==> 0XF8000760[7:5] = 0x00000000U
11255 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11257 // .. ==> 0XF8000760[8:8] = 0x00000000U
11258 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11260 // .. ==> 0XF8000760[11:9] = 0x00000001U
11261 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11263 // .. ==> 0XF8000760[12:12] = 0x00000000U
11264 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11265 // .. DisableRcvr = 0
11266 // .. ==> 0XF8000760[13:13] = 0x00000000U
11267 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11269 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU
,0x00000203U
),
11270 // .. TRI_ENABLE = 1
11271 // .. ==> 0XF8000764[0:0] = 0x00000001U
11272 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11274 // .. ==> 0XF8000764[1:1] = 0x00000001U
11275 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11277 // .. ==> 0XF8000764[2:2] = 0x00000000U
11278 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11280 // .. ==> 0XF8000764[4:3] = 0x00000000U
11281 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11283 // .. ==> 0XF8000764[7:5] = 0x00000000U
11284 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11286 // .. ==> 0XF8000764[8:8] = 0x00000000U
11287 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11289 // .. ==> 0XF8000764[11:9] = 0x00000001U
11290 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11292 // .. ==> 0XF8000764[12:12] = 0x00000000U
11293 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11294 // .. DisableRcvr = 0
11295 // .. ==> 0XF8000764[13:13] = 0x00000000U
11296 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11298 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU
,0x00000203U
),
11299 // .. TRI_ENABLE = 1
11300 // .. ==> 0XF8000768[0:0] = 0x00000001U
11301 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11303 // .. ==> 0XF8000768[1:1] = 0x00000001U
11304 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11306 // .. ==> 0XF8000768[2:2] = 0x00000000U
11307 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11309 // .. ==> 0XF8000768[4:3] = 0x00000000U
11310 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11312 // .. ==> 0XF8000768[7:5] = 0x00000000U
11313 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11315 // .. ==> 0XF8000768[8:8] = 0x00000000U
11316 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11318 // .. ==> 0XF8000768[11:9] = 0x00000001U
11319 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11321 // .. ==> 0XF8000768[12:12] = 0x00000000U
11322 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11323 // .. DisableRcvr = 0
11324 // .. ==> 0XF8000768[13:13] = 0x00000000U
11325 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11327 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU
,0x00000203U
),
11328 // .. TRI_ENABLE = 1
11329 // .. ==> 0XF800076C[0:0] = 0x00000001U
11330 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11332 // .. ==> 0XF800076C[1:1] = 0x00000001U
11333 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11335 // .. ==> 0XF800076C[2:2] = 0x00000000U
11336 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11338 // .. ==> 0XF800076C[4:3] = 0x00000000U
11339 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11341 // .. ==> 0XF800076C[7:5] = 0x00000000U
11342 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11344 // .. ==> 0XF800076C[8:8] = 0x00000000U
11345 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11347 // .. ==> 0XF800076C[11:9] = 0x00000001U
11348 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11350 // .. ==> 0XF800076C[12:12] = 0x00000000U
11351 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11352 // .. DisableRcvr = 0
11353 // .. ==> 0XF800076C[13:13] = 0x00000000U
11354 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11356 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU
,0x00000203U
),
11357 // .. TRI_ENABLE = 0
11358 // .. ==> 0XF8000770[0:0] = 0x00000000U
11359 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11361 // .. ==> 0XF8000770[1:1] = 0x00000000U
11362 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11364 // .. ==> 0XF8000770[2:2] = 0x00000001U
11365 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11367 // .. ==> 0XF8000770[4:3] = 0x00000000U
11368 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11370 // .. ==> 0XF8000770[7:5] = 0x00000000U
11371 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11373 // .. ==> 0XF8000770[8:8] = 0x00000000U
11374 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11376 // .. ==> 0XF8000770[11:9] = 0x00000001U
11377 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11379 // .. ==> 0XF8000770[12:12] = 0x00000000U
11380 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11381 // .. DisableRcvr = 0
11382 // .. ==> 0XF8000770[13:13] = 0x00000000U
11383 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11385 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU
,0x00000204U
),
11386 // .. TRI_ENABLE = 1
11387 // .. ==> 0XF8000774[0:0] = 0x00000001U
11388 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11390 // .. ==> 0XF8000774[1:1] = 0x00000000U
11391 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11393 // .. ==> 0XF8000774[2:2] = 0x00000001U
11394 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11396 // .. ==> 0XF8000774[4:3] = 0x00000000U
11397 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11399 // .. ==> 0XF8000774[7:5] = 0x00000000U
11400 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11402 // .. ==> 0XF8000774[8:8] = 0x00000000U
11403 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11405 // .. ==> 0XF8000774[11:9] = 0x00000001U
11406 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11408 // .. ==> 0XF8000774[12:12] = 0x00000000U
11409 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11410 // .. DisableRcvr = 0
11411 // .. ==> 0XF8000774[13:13] = 0x00000000U
11412 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11414 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU
,0x00000205U
),
11415 // .. TRI_ENABLE = 0
11416 // .. ==> 0XF8000778[0:0] = 0x00000000U
11417 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11419 // .. ==> 0XF8000778[1:1] = 0x00000000U
11420 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11422 // .. ==> 0XF8000778[2:2] = 0x00000001U
11423 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11425 // .. ==> 0XF8000778[4:3] = 0x00000000U
11426 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11428 // .. ==> 0XF8000778[7:5] = 0x00000000U
11429 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11431 // .. ==> 0XF8000778[8:8] = 0x00000000U
11432 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11434 // .. ==> 0XF8000778[11:9] = 0x00000001U
11435 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11437 // .. ==> 0XF8000778[12:12] = 0x00000000U
11438 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11439 // .. DisableRcvr = 0
11440 // .. ==> 0XF8000778[13:13] = 0x00000000U
11441 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11443 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU
,0x00000204U
),
11444 // .. TRI_ENABLE = 1
11445 // .. ==> 0XF800077C[0:0] = 0x00000001U
11446 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11448 // .. ==> 0XF800077C[1:1] = 0x00000000U
11449 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11451 // .. ==> 0XF800077C[2:2] = 0x00000001U
11452 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11454 // .. ==> 0XF800077C[4:3] = 0x00000000U
11455 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11457 // .. ==> 0XF800077C[7:5] = 0x00000000U
11458 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11460 // .. ==> 0XF800077C[8:8] = 0x00000000U
11461 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11463 // .. ==> 0XF800077C[11:9] = 0x00000001U
11464 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11466 // .. ==> 0XF800077C[12:12] = 0x00000000U
11467 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11468 // .. DisableRcvr = 0
11469 // .. ==> 0XF800077C[13:13] = 0x00000000U
11470 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11472 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU
,0x00000205U
),
11473 // .. TRI_ENABLE = 0
11474 // .. ==> 0XF8000780[0:0] = 0x00000000U
11475 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11477 // .. ==> 0XF8000780[1:1] = 0x00000000U
11478 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11480 // .. ==> 0XF8000780[2:2] = 0x00000001U
11481 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11483 // .. ==> 0XF8000780[4:3] = 0x00000000U
11484 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11486 // .. ==> 0XF8000780[7:5] = 0x00000000U
11487 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11489 // .. ==> 0XF8000780[8:8] = 0x00000000U
11490 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11492 // .. ==> 0XF8000780[11:9] = 0x00000001U
11493 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11495 // .. ==> 0XF8000780[12:12] = 0x00000000U
11496 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11497 // .. DisableRcvr = 0
11498 // .. ==> 0XF8000780[13:13] = 0x00000000U
11499 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11501 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU
,0x00000204U
),
11502 // .. TRI_ENABLE = 0
11503 // .. ==> 0XF8000784[0:0] = 0x00000000U
11504 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11506 // .. ==> 0XF8000784[1:1] = 0x00000000U
11507 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11509 // .. ==> 0XF8000784[2:2] = 0x00000001U
11510 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11512 // .. ==> 0XF8000784[4:3] = 0x00000000U
11513 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11515 // .. ==> 0XF8000784[7:5] = 0x00000000U
11516 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11518 // .. ==> 0XF8000784[8:8] = 0x00000000U
11519 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11521 // .. ==> 0XF8000784[11:9] = 0x00000001U
11522 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11524 // .. ==> 0XF8000784[12:12] = 0x00000000U
11525 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11526 // .. DisableRcvr = 0
11527 // .. ==> 0XF8000784[13:13] = 0x00000000U
11528 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11530 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU
,0x00000204U
),
11531 // .. TRI_ENABLE = 0
11532 // .. ==> 0XF8000788[0:0] = 0x00000000U
11533 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11535 // .. ==> 0XF8000788[1:1] = 0x00000000U
11536 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11538 // .. ==> 0XF8000788[2:2] = 0x00000001U
11539 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11541 // .. ==> 0XF8000788[4:3] = 0x00000000U
11542 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11544 // .. ==> 0XF8000788[7:5] = 0x00000000U
11545 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11547 // .. ==> 0XF8000788[8:8] = 0x00000000U
11548 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11550 // .. ==> 0XF8000788[11:9] = 0x00000001U
11551 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11553 // .. ==> 0XF8000788[12:12] = 0x00000000U
11554 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11555 // .. DisableRcvr = 0
11556 // .. ==> 0XF8000788[13:13] = 0x00000000U
11557 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11559 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU
,0x00000204U
),
11560 // .. TRI_ENABLE = 0
11561 // .. ==> 0XF800078C[0:0] = 0x00000000U
11562 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11564 // .. ==> 0XF800078C[1:1] = 0x00000000U
11565 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11567 // .. ==> 0XF800078C[2:2] = 0x00000001U
11568 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11570 // .. ==> 0XF800078C[4:3] = 0x00000000U
11571 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11573 // .. ==> 0XF800078C[7:5] = 0x00000000U
11574 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11576 // .. ==> 0XF800078C[8:8] = 0x00000000U
11577 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11579 // .. ==> 0XF800078C[11:9] = 0x00000001U
11580 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11582 // .. ==> 0XF800078C[12:12] = 0x00000000U
11583 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11584 // .. DisableRcvr = 0
11585 // .. ==> 0XF800078C[13:13] = 0x00000000U
11586 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11588 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU
,0x00000204U
),
11589 // .. TRI_ENABLE = 1
11590 // .. ==> 0XF8000790[0:0] = 0x00000001U
11591 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11593 // .. ==> 0XF8000790[1:1] = 0x00000000U
11594 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11596 // .. ==> 0XF8000790[2:2] = 0x00000001U
11597 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11599 // .. ==> 0XF8000790[4:3] = 0x00000000U
11600 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11602 // .. ==> 0XF8000790[7:5] = 0x00000000U
11603 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11605 // .. ==> 0XF8000790[8:8] = 0x00000000U
11606 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11608 // .. ==> 0XF8000790[11:9] = 0x00000001U
11609 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11611 // .. ==> 0XF8000790[12:12] = 0x00000000U
11612 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11613 // .. DisableRcvr = 0
11614 // .. ==> 0XF8000790[13:13] = 0x00000000U
11615 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11617 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU
,0x00000205U
),
11618 // .. TRI_ENABLE = 0
11619 // .. ==> 0XF8000794[0:0] = 0x00000000U
11620 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11622 // .. ==> 0XF8000794[1:1] = 0x00000000U
11623 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11625 // .. ==> 0XF8000794[2:2] = 0x00000001U
11626 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11628 // .. ==> 0XF8000794[4:3] = 0x00000000U
11629 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11631 // .. ==> 0XF8000794[7:5] = 0x00000000U
11632 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11634 // .. ==> 0XF8000794[8:8] = 0x00000000U
11635 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11637 // .. ==> 0XF8000794[11:9] = 0x00000001U
11638 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11640 // .. ==> 0XF8000794[12:12] = 0x00000000U
11641 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11642 // .. DisableRcvr = 0
11643 // .. ==> 0XF8000794[13:13] = 0x00000000U
11644 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11646 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU
,0x00000204U
),
11647 // .. TRI_ENABLE = 0
11648 // .. ==> 0XF8000798[0:0] = 0x00000000U
11649 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11651 // .. ==> 0XF8000798[1:1] = 0x00000000U
11652 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11654 // .. ==> 0XF8000798[2:2] = 0x00000001U
11655 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11657 // .. ==> 0XF8000798[4:3] = 0x00000000U
11658 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11660 // .. ==> 0XF8000798[7:5] = 0x00000000U
11661 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11663 // .. ==> 0XF8000798[8:8] = 0x00000000U
11664 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11666 // .. ==> 0XF8000798[11:9] = 0x00000001U
11667 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11669 // .. ==> 0XF8000798[12:12] = 0x00000000U
11670 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11671 // .. DisableRcvr = 0
11672 // .. ==> 0XF8000798[13:13] = 0x00000000U
11673 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11675 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU
,0x00000204U
),
11676 // .. TRI_ENABLE = 0
11677 // .. ==> 0XF800079C[0:0] = 0x00000000U
11678 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11680 // .. ==> 0XF800079C[1:1] = 0x00000000U
11681 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11683 // .. ==> 0XF800079C[2:2] = 0x00000001U
11684 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11686 // .. ==> 0XF800079C[4:3] = 0x00000000U
11687 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11689 // .. ==> 0XF800079C[7:5] = 0x00000000U
11690 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11692 // .. ==> 0XF800079C[8:8] = 0x00000000U
11693 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11695 // .. ==> 0XF800079C[11:9] = 0x00000001U
11696 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11698 // .. ==> 0XF800079C[12:12] = 0x00000000U
11699 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11700 // .. DisableRcvr = 0
11701 // .. ==> 0XF800079C[13:13] = 0x00000000U
11702 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11704 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU
,0x00000204U
),
11705 // .. TRI_ENABLE = 0
11706 // .. ==> 0XF80007A0[0:0] = 0x00000000U
11707 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11709 // .. ==> 0XF80007A0[1:1] = 0x00000000U
11710 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11712 // .. ==> 0XF80007A0[2:2] = 0x00000000U
11713 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11715 // .. ==> 0XF80007A0[4:3] = 0x00000000U
11716 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11718 // .. ==> 0XF80007A0[7:5] = 0x00000004U
11719 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11721 // .. ==> 0XF80007A0[8:8] = 0x00000000U
11722 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11724 // .. ==> 0XF80007A0[11:9] = 0x00000001U
11725 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11727 // .. ==> 0XF80007A0[12:12] = 0x00000000U
11728 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11729 // .. DisableRcvr = 0
11730 // .. ==> 0XF80007A0[13:13] = 0x00000000U
11731 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11733 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU
,0x00000280U
),
11734 // .. TRI_ENABLE = 0
11735 // .. ==> 0XF80007A4[0:0] = 0x00000000U
11736 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11738 // .. ==> 0XF80007A4[1:1] = 0x00000000U
11739 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11741 // .. ==> 0XF80007A4[2:2] = 0x00000000U
11742 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11744 // .. ==> 0XF80007A4[4:3] = 0x00000000U
11745 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11747 // .. ==> 0XF80007A4[7:5] = 0x00000004U
11748 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11750 // .. ==> 0XF80007A4[8:8] = 0x00000000U
11751 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11753 // .. ==> 0XF80007A4[11:9] = 0x00000001U
11754 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11756 // .. ==> 0XF80007A4[12:12] = 0x00000000U
11757 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11758 // .. DisableRcvr = 0
11759 // .. ==> 0XF80007A4[13:13] = 0x00000000U
11760 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11762 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU
,0x00000280U
),
11763 // .. TRI_ENABLE = 0
11764 // .. ==> 0XF80007A8[0:0] = 0x00000000U
11765 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11767 // .. ==> 0XF80007A8[1:1] = 0x00000000U
11768 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11770 // .. ==> 0XF80007A8[2:2] = 0x00000000U
11771 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11773 // .. ==> 0XF80007A8[4:3] = 0x00000000U
11774 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11776 // .. ==> 0XF80007A8[7:5] = 0x00000004U
11777 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11779 // .. ==> 0XF80007A8[8:8] = 0x00000000U
11780 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11782 // .. ==> 0XF80007A8[11:9] = 0x00000001U
11783 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11785 // .. ==> 0XF80007A8[12:12] = 0x00000000U
11786 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11787 // .. DisableRcvr = 0
11788 // .. ==> 0XF80007A8[13:13] = 0x00000000U
11789 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11791 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU
,0x00000280U
),
11792 // .. TRI_ENABLE = 0
11793 // .. ==> 0XF80007AC[0:0] = 0x00000000U
11794 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11796 // .. ==> 0XF80007AC[1:1] = 0x00000000U
11797 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11799 // .. ==> 0XF80007AC[2:2] = 0x00000000U
11800 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11802 // .. ==> 0XF80007AC[4:3] = 0x00000000U
11803 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11805 // .. ==> 0XF80007AC[7:5] = 0x00000004U
11806 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11808 // .. ==> 0XF80007AC[8:8] = 0x00000000U
11809 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11811 // .. ==> 0XF80007AC[11:9] = 0x00000001U
11812 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11814 // .. ==> 0XF80007AC[12:12] = 0x00000000U
11815 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11816 // .. DisableRcvr = 0
11817 // .. ==> 0XF80007AC[13:13] = 0x00000000U
11818 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11820 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU
,0x00000280U
),
11821 // .. TRI_ENABLE = 0
11822 // .. ==> 0XF80007B0[0:0] = 0x00000000U
11823 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11825 // .. ==> 0XF80007B0[1:1] = 0x00000000U
11826 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11828 // .. ==> 0XF80007B0[2:2] = 0x00000000U
11829 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11831 // .. ==> 0XF80007B0[4:3] = 0x00000000U
11832 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11834 // .. ==> 0XF80007B0[7:5] = 0x00000004U
11835 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11837 // .. ==> 0XF80007B0[8:8] = 0x00000000U
11838 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11840 // .. ==> 0XF80007B0[11:9] = 0x00000001U
11841 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11843 // .. ==> 0XF80007B0[12:12] = 0x00000000U
11844 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11845 // .. DisableRcvr = 0
11846 // .. ==> 0XF80007B0[13:13] = 0x00000000U
11847 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11849 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU
,0x00000280U
),
11850 // .. TRI_ENABLE = 0
11851 // .. ==> 0XF80007B4[0:0] = 0x00000000U
11852 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11854 // .. ==> 0XF80007B4[1:1] = 0x00000000U
11855 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11857 // .. ==> 0XF80007B4[2:2] = 0x00000000U
11858 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11860 // .. ==> 0XF80007B4[4:3] = 0x00000000U
11861 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11863 // .. ==> 0XF80007B4[7:5] = 0x00000004U
11864 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11866 // .. ==> 0XF80007B4[8:8] = 0x00000000U
11867 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11869 // .. ==> 0XF80007B4[11:9] = 0x00000001U
11870 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11872 // .. ==> 0XF80007B4[12:12] = 0x00000000U
11873 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11874 // .. DisableRcvr = 0
11875 // .. ==> 0XF80007B4[13:13] = 0x00000000U
11876 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11878 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU
,0x00000280U
),
11879 // .. TRI_ENABLE = 1
11880 // .. ==> 0XF80007B8[0:0] = 0x00000001U
11881 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11883 // .. ==> 0XF80007B8[8:8] = 0x00000000U
11884 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11886 // .. ==> 0XF80007B8[11:9] = 0x00000001U
11887 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11889 // .. ==> 0XF80007B8[12:12] = 0x00000000U
11890 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11891 // .. DisableRcvr = 0
11892 // .. ==> 0XF80007B8[13:13] = 0x00000000U
11893 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11895 EMIT_MASKWRITE(0XF80007B8, 0x00003F01U
,0x00000201U
),
11896 // .. TRI_ENABLE = 0
11897 // .. ==> 0XF80007BC[0:0] = 0x00000000U
11898 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11900 // .. ==> 0XF80007BC[1:1] = 0x00000000U
11901 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11903 // .. ==> 0XF80007BC[2:2] = 0x00000000U
11904 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11906 // .. ==> 0XF80007BC[4:3] = 0x00000000U
11907 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11909 // .. ==> 0XF80007BC[7:5] = 0x00000000U
11910 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11912 // .. ==> 0XF80007BC[8:8] = 0x00000000U
11913 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11915 // .. ==> 0XF80007BC[11:9] = 0x00000001U
11916 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11918 // .. ==> 0XF80007BC[12:12] = 0x00000000U
11919 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11920 // .. DisableRcvr = 0
11921 // .. ==> 0XF80007BC[13:13] = 0x00000000U
11922 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11924 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU
,0x00000200U
),
11925 // .. TRI_ENABLE = 0
11926 // .. ==> 0XF80007C0[0:0] = 0x00000000U
11927 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11929 // .. ==> 0XF80007C0[1:1] = 0x00000000U
11930 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11932 // .. ==> 0XF80007C0[2:2] = 0x00000000U
11933 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11935 // .. ==> 0XF80007C0[4:3] = 0x00000000U
11936 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11938 // .. ==> 0XF80007C0[7:5] = 0x00000007U
11939 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
11941 // .. ==> 0XF80007C0[8:8] = 0x00000000U
11942 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11944 // .. ==> 0XF80007C0[11:9] = 0x00000001U
11945 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11947 // .. ==> 0XF80007C0[12:12] = 0x00000000U
11948 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11949 // .. DisableRcvr = 0
11950 // .. ==> 0XF80007C0[13:13] = 0x00000000U
11951 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11953 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU
,0x000002E0U
),
11954 // .. TRI_ENABLE = 1
11955 // .. ==> 0XF80007C4[0:0] = 0x00000001U
11956 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11958 // .. ==> 0XF80007C4[1:1] = 0x00000000U
11959 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11961 // .. ==> 0XF80007C4[2:2] = 0x00000000U
11962 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11964 // .. ==> 0XF80007C4[4:3] = 0x00000000U
11965 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11967 // .. ==> 0XF80007C4[7:5] = 0x00000007U
11968 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
11970 // .. ==> 0XF80007C4[8:8] = 0x00000000U
11971 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11973 // .. ==> 0XF80007C4[11:9] = 0x00000001U
11974 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11976 // .. ==> 0XF80007C4[12:12] = 0x00000000U
11977 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11978 // .. DisableRcvr = 0
11979 // .. ==> 0XF80007C4[13:13] = 0x00000000U
11980 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11982 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU
,0x000002E1U
),
11983 // .. TRI_ENABLE = 1
11984 // .. ==> 0XF80007C8[0:0] = 0x00000001U
11985 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11987 // .. ==> 0XF80007C8[8:8] = 0x00000000U
11988 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11990 // .. ==> 0XF80007C8[11:9] = 0x00000001U
11991 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11993 // .. ==> 0XF80007C8[12:12] = 0x00000000U
11994 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11995 // .. DisableRcvr = 0
11996 // .. ==> 0XF80007C8[13:13] = 0x00000000U
11997 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11999 EMIT_MASKWRITE(0XF80007C8, 0x00003F01U
,0x00000201U
),
12000 // .. TRI_ENABLE = 0
12001 // .. ==> 0XF80007CC[0:0] = 0x00000000U
12002 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12004 // .. ==> 0XF80007CC[1:1] = 0x00000000U
12005 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12007 // .. ==> 0XF80007CC[2:2] = 0x00000000U
12008 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12010 // .. ==> 0XF80007CC[4:3] = 0x00000000U
12011 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12013 // .. ==> 0XF80007CC[7:5] = 0x00000000U
12014 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
12016 // .. ==> 0XF80007CC[8:8] = 0x00000000U
12017 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12019 // .. ==> 0XF80007CC[11:9] = 0x00000001U
12020 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12022 // .. ==> 0XF80007CC[12:12] = 0x00000000U
12023 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12024 // .. DisableRcvr = 0
12025 // .. ==> 0XF80007CC[13:13] = 0x00000000U
12026 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12028 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU
,0x00000200U
),
12029 // .. TRI_ENABLE = 0
12030 // .. ==> 0XF80007D0[0:0] = 0x00000000U
12031 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12033 // .. ==> 0XF80007D0[1:1] = 0x00000000U
12034 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12036 // .. ==> 0XF80007D0[2:2] = 0x00000000U
12037 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12039 // .. ==> 0XF80007D0[4:3] = 0x00000000U
12040 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12042 // .. ==> 0XF80007D0[7:5] = 0x00000004U
12043 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
12045 // .. ==> 0XF80007D0[8:8] = 0x00000000U
12046 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12048 // .. ==> 0XF80007D0[11:9] = 0x00000001U
12049 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12051 // .. ==> 0XF80007D0[12:12] = 0x00000000U
12052 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12053 // .. DisableRcvr = 0
12054 // .. ==> 0XF80007D0[13:13] = 0x00000000U
12055 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12057 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU
,0x00000280U
),
12058 // .. TRI_ENABLE = 0
12059 // .. ==> 0XF80007D4[0:0] = 0x00000000U
12060 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12062 // .. ==> 0XF80007D4[1:1] = 0x00000000U
12063 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12065 // .. ==> 0XF80007D4[2:2] = 0x00000000U
12066 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12068 // .. ==> 0XF80007D4[4:3] = 0x00000000U
12069 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12071 // .. ==> 0XF80007D4[7:5] = 0x00000004U
12072 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
12074 // .. ==> 0XF80007D4[8:8] = 0x00000000U
12075 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12077 // .. ==> 0XF80007D4[11:9] = 0x00000001U
12078 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12080 // .. ==> 0XF80007D4[12:12] = 0x00000000U
12081 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12082 // .. DisableRcvr = 0
12083 // .. ==> 0XF80007D4[13:13] = 0x00000000U
12084 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12086 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU
,0x00000280U
),
12087 // .. SDIO0_WP_SEL = 50
12088 // .. ==> 0XF8000830[5:0] = 0x00000032U
12089 // .. ==> MASK : 0x0000003FU VAL : 0x00000032U
12090 // .. SDIO0_CD_SEL = 46
12091 // .. ==> 0XF8000830[21:16] = 0x0000002EU
12092 // .. ==> MASK : 0x003F0000U VAL : 0x002E0000U
12094 EMIT_MASKWRITE(0XF8000830, 0x003F003FU
,0x002E0032U
),
12095 // .. FINISH: MIO PROGRAMMING
12096 // .. START: LOCK IT BACK
12097 // .. LOCK_KEY = 0X767B
12098 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12099 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12101 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
12102 // .. FINISH: LOCK IT BACK
12110 unsigned long ps7_peripherals_init_data_1_0
[] = {
12112 // .. START: SLCR SETTINGS
12113 // .. UNLOCK_KEY = 0XDF0D
12114 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12115 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
12117 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
12118 // .. FINISH: SLCR SETTINGS
12119 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12120 // .. IBUF_DISABLE_MODE = 0x1
12121 // .. ==> 0XF8000B48[7:7] = 0x00000001U
12122 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12123 // .. TERM_DISABLE_MODE = 0x1
12124 // .. ==> 0XF8000B48[8:8] = 0x00000001U
12125 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12127 EMIT_MASKWRITE(0XF8000B48, 0x00000180U
,0x00000180U
),
12128 // .. IBUF_DISABLE_MODE = 0x1
12129 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12130 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12131 // .. TERM_DISABLE_MODE = 0x1
12132 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12133 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12135 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U
,0x00000180U
),
12136 // .. IBUF_DISABLE_MODE = 0x1
12137 // .. ==> 0XF8000B50[7:7] = 0x00000001U
12138 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12139 // .. TERM_DISABLE_MODE = 0x1
12140 // .. ==> 0XF8000B50[8:8] = 0x00000001U
12141 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12143 EMIT_MASKWRITE(0XF8000B50, 0x00000180U
,0x00000180U
),
12144 // .. IBUF_DISABLE_MODE = 0x1
12145 // .. ==> 0XF8000B54[7:7] = 0x00000001U
12146 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12147 // .. TERM_DISABLE_MODE = 0x1
12148 // .. ==> 0XF8000B54[8:8] = 0x00000001U
12149 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12151 EMIT_MASKWRITE(0XF8000B54, 0x00000180U
,0x00000180U
),
12152 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12153 // .. START: LOCK IT BACK
12154 // .. LOCK_KEY = 0X767B
12155 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12156 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12158 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
12159 // .. FINISH: LOCK IT BACK
12160 // .. START: SRAM/NOR SET OPMODE
12161 // .. FINISH: SRAM/NOR SET OPMODE
12162 // .. START: UART REGISTERS
12164 // .. ==> 0XE0001034[7:0] = 0x00000006U
12165 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
12167 EMIT_MASKWRITE(0XE0001034, 0x000000FFU
,0x00000006U
),
12169 // .. ==> 0XE0001018[15:0] = 0x0000003EU
12170 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
12172 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU
,0x0000003EU
),
12174 // .. ==> 0XE0001000[8:8] = 0x00000000U
12175 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12177 // .. ==> 0XE0001000[7:7] = 0x00000000U
12178 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
12180 // .. ==> 0XE0001000[6:6] = 0x00000000U
12181 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
12183 // .. ==> 0XE0001000[5:5] = 0x00000000U
12184 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
12186 // .. ==> 0XE0001000[4:4] = 0x00000001U
12187 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
12189 // .. ==> 0XE0001000[3:3] = 0x00000000U
12190 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
12192 // .. ==> 0XE0001000[2:2] = 0x00000001U
12193 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
12195 // .. ==> 0XE0001000[1:1] = 0x00000001U
12196 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
12198 // .. ==> 0XE0001000[0:0] = 0x00000001U
12199 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
12201 EMIT_MASKWRITE(0XE0001000, 0x000001FFU
,0x00000017U
),
12203 // .. ==> 0XE0001004[11:11] = 0x00000000U
12204 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
12206 // .. ==> 0XE0001004[10:10] = 0x00000000U
12207 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
12209 // .. ==> 0XE0001004[9:8] = 0x00000000U
12210 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
12212 // .. ==> 0XE0001004[7:6] = 0x00000000U
12213 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
12215 // .. ==> 0XE0001004[5:3] = 0x00000004U
12216 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
12218 // .. ==> 0XE0001004[2:1] = 0x00000000U
12219 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
12221 // .. ==> 0XE0001004[0:0] = 0x00000000U
12222 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12224 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU
,0x00000020U
),
12225 // .. FINISH: UART REGISTERS
12226 // .. START: QSPI REGISTERS
12228 // .. ==> 0XE000D000[19:19] = 0x00000001U
12229 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
12231 EMIT_MASKWRITE(0XE000D000, 0x00080000U
,0x00080000U
),
12232 // .. FINISH: QSPI REGISTERS
12233 // .. START: PL POWER ON RESET REGISTERS
12234 // .. PCFG_POR_CNT_4K = 0
12235 // .. ==> 0XF8007000[29:29] = 0x00000000U
12236 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
12238 EMIT_MASKWRITE(0XF8007000, 0x20000000U
,0x00000000U
),
12239 // .. FINISH: PL POWER ON RESET REGISTERS
12240 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12241 // .. .. START: NAND SET CYCLE
12242 // .. .. FINISH: NAND SET CYCLE
12243 // .. .. START: OPMODE
12244 // .. .. FINISH: OPMODE
12245 // .. .. START: DIRECT COMMAND
12246 // .. .. FINISH: DIRECT COMMAND
12247 // .. .. START: SRAM/NOR CS0 SET CYCLE
12248 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12249 // .. .. START: DIRECT COMMAND
12250 // .. .. FINISH: DIRECT COMMAND
12251 // .. .. START: NOR CS0 BASE ADDRESS
12252 // .. .. FINISH: NOR CS0 BASE ADDRESS
12253 // .. .. START: SRAM/NOR CS1 SET CYCLE
12254 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12255 // .. .. START: DIRECT COMMAND
12256 // .. .. FINISH: DIRECT COMMAND
12257 // .. .. START: NOR CS1 BASE ADDRESS
12258 // .. .. FINISH: NOR CS1 BASE ADDRESS
12259 // .. .. START: USB RESET
12260 // .. .. .. START: USB0 RESET
12261 // .. .. .. .. START: DIR MODE BANK 0
12262 // .. .. .. .. DIRECTION_0 = 0x80
12263 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00000080U
12264 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
12266 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU
,0x00000080U
),
12267 // .. .. .. .. FINISH: DIR MODE BANK 0
12268 // .. .. .. .. START: DIR MODE BANK 1
12269 // .. .. .. .. FINISH: DIR MODE BANK 1
12270 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12271 // .. .. .. .. MASK_0_LSW = 0xff7f
12272 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12273 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12274 // .. .. .. .. DATA_0_LSW = 0x80
12275 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12276 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12278 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
12279 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12280 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12281 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12282 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12283 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12284 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12285 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12286 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12287 // .. .. .. .. OP_ENABLE_0 = 0x80
12288 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00000080U
12289 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000080U
12291 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU
,0x00000080U
),
12292 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12293 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12294 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12295 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12296 // .. .. .. .. MASK_0_LSW = 0xff7f
12297 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12298 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12299 // .. .. .. .. DATA_0_LSW = 0x0
12300 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12301 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12303 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0000U
),
12304 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12305 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12306 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12307 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12308 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12309 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12310 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12311 // .. .. .. .. START: ADD 1 MS DELAY
12313 EMIT_MASKDELAY(0XF8F00200, 1),
12314 // .. .. .. .. FINISH: ADD 1 MS DELAY
12315 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12316 // .. .. .. .. MASK_0_LSW = 0xff7f
12317 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12318 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12319 // .. .. .. .. DATA_0_LSW = 0x80
12320 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12321 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12323 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU
,0xFF7F0080U
),
12324 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12325 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12326 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12327 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12328 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12329 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12330 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12331 // .. .. .. FINISH: USB0 RESET
12332 // .. .. .. START: USB1 RESET
12333 // .. .. .. .. START: DIR MODE BANK 0
12334 // .. .. .. .. FINISH: DIR MODE BANK 0
12335 // .. .. .. .. START: DIR MODE BANK 1
12336 // .. .. .. .. FINISH: DIR MODE BANK 1
12337 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12338 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12339 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12340 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12341 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12342 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12343 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12344 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12345 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12346 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12347 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12348 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12349 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12350 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12351 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12352 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12353 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12354 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12355 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12356 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12357 // .. .. .. .. START: ADD 1 MS DELAY
12359 EMIT_MASKDELAY(0XF8F00200, 1),
12360 // .. .. .. .. FINISH: ADD 1 MS DELAY
12361 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12362 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12363 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12364 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12365 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12366 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12367 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12368 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12369 // .. .. .. FINISH: USB1 RESET
12370 // .. .. FINISH: USB RESET
12371 // .. .. START: ENET RESET
12372 // .. .. .. START: ENET0 RESET
12373 // .. .. .. .. START: DIR MODE BANK 0
12374 // .. .. .. .. FINISH: DIR MODE BANK 0
12375 // .. .. .. .. START: DIR MODE BANK 1
12376 // .. .. .. .. FINISH: DIR MODE BANK 1
12377 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12378 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12379 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12380 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12381 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12382 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12383 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12384 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12385 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12386 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12387 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12388 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12389 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12390 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12391 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12392 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12393 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12394 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12395 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12396 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12397 // .. .. .. .. START: ADD 1 MS DELAY
12399 EMIT_MASKDELAY(0XF8F00200, 1),
12400 // .. .. .. .. FINISH: ADD 1 MS DELAY
12401 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12402 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12403 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12404 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12405 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12406 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12407 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12408 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12409 // .. .. .. FINISH: ENET0 RESET
12410 // .. .. .. START: ENET1 RESET
12411 // .. .. .. .. START: DIR MODE BANK 0
12412 // .. .. .. .. FINISH: DIR MODE BANK 0
12413 // .. .. .. .. START: DIR MODE BANK 1
12414 // .. .. .. .. FINISH: DIR MODE BANK 1
12415 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12416 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12417 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12418 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12419 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12420 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12421 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12422 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12423 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12424 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12425 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12426 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12427 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12428 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12429 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12430 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12431 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12432 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12433 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12434 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12435 // .. .. .. .. START: ADD 1 MS DELAY
12437 EMIT_MASKDELAY(0XF8F00200, 1),
12438 // .. .. .. .. FINISH: ADD 1 MS DELAY
12439 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12440 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12441 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12442 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12443 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12444 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12445 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12446 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12447 // .. .. .. FINISH: ENET1 RESET
12448 // .. .. FINISH: ENET RESET
12449 // .. .. START: I2C RESET
12450 // .. .. .. START: I2C0 RESET
12451 // .. .. .. .. START: DIR MODE GPIO BANK0
12452 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12453 // .. .. .. .. START: DIR MODE GPIO BANK1
12454 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12455 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12456 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12457 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12458 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12459 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12460 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12461 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12462 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12463 // .. .. .. .. START: OUTPUT ENABLE
12464 // .. .. .. .. FINISH: OUTPUT ENABLE
12465 // .. .. .. .. START: OUTPUT ENABLE
12466 // .. .. .. .. FINISH: OUTPUT ENABLE
12467 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12468 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12469 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12470 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12471 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12472 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12473 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12474 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12475 // .. .. .. .. START: ADD 1 MS DELAY
12477 EMIT_MASKDELAY(0XF8F00200, 1),
12478 // .. .. .. .. FINISH: ADD 1 MS DELAY
12479 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12480 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12481 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12482 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12483 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12484 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12485 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12486 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12487 // .. .. .. FINISH: I2C0 RESET
12488 // .. .. .. START: I2C1 RESET
12489 // .. .. .. .. START: DIR MODE GPIO BANK0
12490 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12491 // .. .. .. .. START: DIR MODE GPIO BANK1
12492 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12493 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12494 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12495 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12496 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12497 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12498 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12499 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12500 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12501 // .. .. .. .. START: OUTPUT ENABLE
12502 // .. .. .. .. FINISH: OUTPUT ENABLE
12503 // .. .. .. .. START: OUTPUT ENABLE
12504 // .. .. .. .. FINISH: OUTPUT ENABLE
12505 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12506 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12507 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12508 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12509 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12510 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12511 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12512 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12513 // .. .. .. .. START: ADD 1 MS DELAY
12515 EMIT_MASKDELAY(0XF8F00200, 1),
12516 // .. .. .. .. FINISH: ADD 1 MS DELAY
12517 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12518 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12519 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12520 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12521 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12522 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12523 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12524 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12525 // .. .. .. FINISH: I2C1 RESET
12526 // .. .. FINISH: I2C RESET
12527 // .. .. START: NOR CHIP SELECT
12528 // .. .. .. START: DIR MODE BANK 0
12529 // .. .. .. FINISH: DIR MODE BANK 0
12530 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12531 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12532 // .. .. .. START: OUTPUT ENABLE BANK 0
12533 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12534 // .. .. FINISH: NOR CHIP SELECT
12535 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12543 unsigned long ps7_post_config_1_0
[] = {
12545 // .. START: SLCR SETTINGS
12546 // .. UNLOCK_KEY = 0XDF0D
12547 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12548 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
12550 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU
,0x0000DF0DU
),
12551 // .. FINISH: SLCR SETTINGS
12552 // .. START: ENABLING LEVEL SHIFTER
12553 // .. USER_INP_ICT_EN_0 = 3
12554 // .. ==> 0XF8000900[1:0] = 0x00000003U
12555 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
12556 // .. USER_INP_ICT_EN_1 = 3
12557 // .. ==> 0XF8000900[3:2] = 0x00000003U
12558 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
12560 EMIT_MASKWRITE(0XF8000900, 0x0000000FU
,0x0000000FU
),
12561 // .. FINISH: ENABLING LEVEL SHIFTER
12562 // .. START: FPGA RESETS TO 0
12563 // .. reserved_3 = 0
12564 // .. ==> 0XF8000240[31:25] = 0x00000000U
12565 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
12566 // .. FPGA_ACP_RST = 0
12567 // .. ==> 0XF8000240[24:24] = 0x00000000U
12568 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
12569 // .. FPGA_AXDS3_RST = 0
12570 // .. ==> 0XF8000240[23:23] = 0x00000000U
12571 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
12572 // .. FPGA_AXDS2_RST = 0
12573 // .. ==> 0XF8000240[22:22] = 0x00000000U
12574 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
12575 // .. FPGA_AXDS1_RST = 0
12576 // .. ==> 0XF8000240[21:21] = 0x00000000U
12577 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
12578 // .. FPGA_AXDS0_RST = 0
12579 // .. ==> 0XF8000240[20:20] = 0x00000000U
12580 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
12581 // .. reserved_2 = 0
12582 // .. ==> 0XF8000240[19:18] = 0x00000000U
12583 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
12584 // .. FSSW1_FPGA_RST = 0
12585 // .. ==> 0XF8000240[17:17] = 0x00000000U
12586 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
12587 // .. FSSW0_FPGA_RST = 0
12588 // .. ==> 0XF8000240[16:16] = 0x00000000U
12589 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
12590 // .. reserved_1 = 0
12591 // .. ==> 0XF8000240[15:14] = 0x00000000U
12592 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
12593 // .. FPGA_FMSW1_RST = 0
12594 // .. ==> 0XF8000240[13:13] = 0x00000000U
12595 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12596 // .. FPGA_FMSW0_RST = 0
12597 // .. ==> 0XF8000240[12:12] = 0x00000000U
12598 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12599 // .. FPGA_DMA3_RST = 0
12600 // .. ==> 0XF8000240[11:11] = 0x00000000U
12601 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
12602 // .. FPGA_DMA2_RST = 0
12603 // .. ==> 0XF8000240[10:10] = 0x00000000U
12604 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
12605 // .. FPGA_DMA1_RST = 0
12606 // .. ==> 0XF8000240[9:9] = 0x00000000U
12607 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
12608 // .. FPGA_DMA0_RST = 0
12609 // .. ==> 0XF8000240[8:8] = 0x00000000U
12610 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12612 // .. ==> 0XF8000240[7:4] = 0x00000000U
12613 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
12614 // .. FPGA3_OUT_RST = 0
12615 // .. ==> 0XF8000240[3:3] = 0x00000000U
12616 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
12617 // .. FPGA2_OUT_RST = 0
12618 // .. ==> 0XF8000240[2:2] = 0x00000000U
12619 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12620 // .. FPGA1_OUT_RST = 0
12621 // .. ==> 0XF8000240[1:1] = 0x00000000U
12622 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12623 // .. FPGA0_OUT_RST = 0
12624 // .. ==> 0XF8000240[0:0] = 0x00000000U
12625 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12627 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU
,0x00000000U
),
12628 // .. FINISH: FPGA RESETS TO 0
12629 // .. START: AFI REGISTERS
12630 // .. .. START: AFI0 REGISTERS
12631 // .. .. FINISH: AFI0 REGISTERS
12632 // .. .. START: AFI1 REGISTERS
12633 // .. .. FINISH: AFI1 REGISTERS
12634 // .. .. START: AFI2 REGISTERS
12635 // .. .. FINISH: AFI2 REGISTERS
12636 // .. .. START: AFI3 REGISTERS
12637 // .. .. FINISH: AFI3 REGISTERS
12638 // .. FINISH: AFI REGISTERS
12639 // .. START: LOCK IT BACK
12640 // .. LOCK_KEY = 0X767B
12641 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12642 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12644 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU
,0x0000767BU
),
12645 // .. FINISH: LOCK IT BACK
12653 unsigned long ps7_debug_1_0
[] = {
12655 // .. START: CROSS TRIGGER CONFIGURATIONS
12656 // .. .. START: UNLOCKING CTI REGISTERS
12657 // .. .. KEY = 0XC5ACCE55
12658 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
12659 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
12661 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
12662 // .. .. KEY = 0XC5ACCE55
12663 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
12664 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
12666 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
12667 // .. .. KEY = 0XC5ACCE55
12668 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
12669 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
12671 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU
,0xC5ACCE55U
),
12672 // .. .. FINISH: UNLOCKING CTI REGISTERS
12673 // .. .. START: ENABLING CTI MODULES AND CHANNELS
12674 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
12675 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12676 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12677 // .. FINISH: CROSS TRIGGER CONFIGURATIONS
12686 #include "xil_io.h"
12687 #define PS7_MASK_POLL_TIME 100000000
12690 getPS7MessageInfo(unsigned key
) {
12692 char* err_msg
= "";
12694 case PS7_INIT_SUCCESS
: err_msg
= "PS7 initialization successful"; break;
12695 case PS7_INIT_CORRUPT
: err_msg
= "PS7 init Data Corrupted"; break;
12696 case PS7_INIT_TIMEOUT
: err_msg
= "PS7 init mask poll timeout"; break;
12697 case PS7_POLL_FAILED_DDR_INIT
: err_msg
= "Mask Poll failed for DDR Init"; break;
12698 case PS7_POLL_FAILED_DMA
: err_msg
= "Mask Poll failed for PLL Init"; break;
12699 case PS7_POLL_FAILED_PLL
: err_msg
= "Mask Poll failed for DMA done bit"; break;
12700 default: err_msg
= "Undefined error status"; break;
12707 ps7GetSiliconVersion () {
12708 // Read PS version from MCTRL register [31:28]
12709 unsigned long mask
= 0xF0000000;
12710 unsigned long *addr
= (unsigned long*) 0XF8007080;
12711 unsigned long ps_version
= (*addr
& mask
) >> 28;
12715 void mask_write (unsigned long add
, unsigned long mask
, unsigned long val
) {
12716 unsigned long *addr
= (unsigned long*) add
;
12717 *addr
= ( val
& mask
) | ( *addr
& ~mask
);
12718 //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr);
12722 int mask_poll(unsigned long add
, unsigned long mask
) {
12723 volatile unsigned long *addr
= (volatile unsigned long*) add
;
12725 while (!(*addr
& mask
)) {
12726 if (i
== PS7_MASK_POLL_TIME
) {
12732 //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr);
12735 unsigned long mask_read(unsigned long add
, unsigned long mask
) {
12736 unsigned long *addr
= (unsigned long*) add
;
12737 unsigned long val
= (*addr
& mask
);
12738 //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val);
12745 ps7_config(unsigned long * ps7_config_init
)
12747 unsigned long *ptr
= ps7_config_init
;
12749 unsigned long opcode
; // current instruction ..
12750 unsigned long args
[16]; // no opcode has so many args ...
12751 int numargs
; // number of arguments of this instruction
12752 int j
; // general purpose index
12754 volatile unsigned long *addr
; // some variable to make code readable
12755 unsigned long val
,mask
; // some variable to make code readable
12757 int finish
= -1 ; // loop while this is negative !
12758 int i
= 0; // Timeout variable
12760 while( finish
< 0 ) {
12761 numargs
= ptr
[0] & 0xF;
12762 opcode
= ptr
[0] >> 4;
12764 for( j
= 0 ; j
< numargs
; j
++ )
12765 args
[j
] = ptr
[j
+1];
12766 ptr
+= numargs
+ 1;
12769 switch ( opcode
) {
12772 finish
= PS7_INIT_SUCCESS
;
12776 addr
= (unsigned long*) args
[0];
12781 addr
= (unsigned long*) args
[0];
12786 case OPCODE_MASKWRITE
:
12787 addr
= (unsigned long*) args
[0];
12790 *addr
= ( val
& mask
) | ( *addr
& ~mask
);
12793 case OPCODE_MASKPOLL
:
12794 addr
= (unsigned long*) args
[0];
12797 while (!(*addr
& mask
)) {
12798 if (i
== PS7_MASK_POLL_TIME
) {
12799 finish
= PS7_INIT_TIMEOUT
;
12805 case OPCODE_MASKDELAY
:
12806 addr
= (unsigned long*) args
[0];
12808 int delay
= get_number_of_cycles_for_delay(mask
);
12809 perf_reset_and_start_timer();
12810 while ((*addr
< delay
)) {
12814 finish
= PS7_INIT_CORRUPT
;
12821 unsigned long *ps7_mio_init_data
= ps7_mio_init_data_3_0
;
12822 unsigned long *ps7_pll_init_data
= ps7_pll_init_data_3_0
;
12823 unsigned long *ps7_clock_init_data
= ps7_clock_init_data_3_0
;
12824 unsigned long *ps7_ddr_init_data
= ps7_ddr_init_data_3_0
;
12825 unsigned long *ps7_peripherals_init_data
= ps7_peripherals_init_data_3_0
;
12830 // Get the PS_VERSION on run time
12831 unsigned long si_ver
= ps7GetSiliconVersion ();
12833 if (si_ver
== PCW_SILICON_VERSION_1
) {
12834 ret
= ps7_config (ps7_post_config_1_0
);
12835 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12836 } else if (si_ver
== PCW_SILICON_VERSION_2
) {
12837 ret
= ps7_config (ps7_post_config_2_0
);
12838 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12840 ret
= ps7_config (ps7_post_config_3_0
);
12841 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12843 return PS7_INIT_SUCCESS
;
12849 // Get the PS_VERSION on run time
12850 unsigned long si_ver
= ps7GetSiliconVersion ();
12852 if (si_ver
== PCW_SILICON_VERSION_1
) {
12853 ret
= ps7_config (ps7_debug_1_0
);
12854 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12855 } else if (si_ver
== PCW_SILICON_VERSION_2
) {
12856 ret
= ps7_config (ps7_debug_2_0
);
12857 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12859 ret
= ps7_config (ps7_debug_3_0
);
12860 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12862 return PS7_INIT_SUCCESS
;
12868 // Get the PS_VERSION on run time
12869 unsigned long si_ver
= ps7GetSiliconVersion ();
12873 if (si_ver
== PCW_SILICON_VERSION_1
) {
12874 ps7_mio_init_data
= ps7_mio_init_data_1_0
;
12875 ps7_pll_init_data
= ps7_pll_init_data_1_0
;
12876 ps7_clock_init_data
= ps7_clock_init_data_1_0
;
12877 ps7_ddr_init_data
= ps7_ddr_init_data_1_0
;
12878 ps7_peripherals_init_data
= ps7_peripherals_init_data_1_0
;
12881 } else if (si_ver
== PCW_SILICON_VERSION_2
) {
12882 ps7_mio_init_data
= ps7_mio_init_data_2_0
;
12883 ps7_pll_init_data
= ps7_pll_init_data_2_0
;
12884 ps7_clock_init_data
= ps7_clock_init_data_2_0
;
12885 ps7_ddr_init_data
= ps7_ddr_init_data_2_0
;
12886 ps7_peripherals_init_data
= ps7_peripherals_init_data_2_0
;
12890 ps7_mio_init_data
= ps7_mio_init_data_3_0
;
12891 ps7_pll_init_data
= ps7_pll_init_data_3_0
;
12892 ps7_clock_init_data
= ps7_clock_init_data_3_0
;
12893 ps7_ddr_init_data
= ps7_ddr_init_data_3_0
;
12894 ps7_peripherals_init_data
= ps7_peripherals_init_data_3_0
;
12899 ret
= ps7_config (ps7_mio_init_data
);
12900 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12903 ret
= ps7_config (ps7_pll_init_data
);
12904 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12907 ret
= ps7_config (ps7_clock_init_data
);
12908 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12911 ret
= ps7_config (ps7_ddr_init_data
);
12912 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12916 // Peripherals init
12917 ret
= ps7_config (ps7_peripherals_init_data
);
12918 if (ret
!= PS7_INIT_SUCCESS
) return ret
;
12919 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
12920 return PS7_INIT_SUCCESS
;
12926 /* For delay calculation using global timer */
12929 void perf_start_clock(void)
12931 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL
= ((1 << 0) | // Timer Enable
12932 (1 << 3) | // Auto-increment
12933 (0 << 8) // Pre-scale
12937 /* stop timer and reset timer count regs */
12938 void perf_reset_clock(void)
12940 perf_disable_clock();
12941 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32
= 0;
12942 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32
= 0;
12945 /* Compute mask for given delay in miliseconds*/
12946 int get_number_of_cycles_for_delay(unsigned int delay
)
12948 // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x)
12949 return (APU_FREQ
*delay
/(2*1000));
12954 void perf_disable_clock(void)
12956 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL
= 0;
12959 void perf_reset_and_start_timer()
12961 perf_reset_clock();
12962 perf_start_clock();
projects / people / ms / u-boot.git / blob